[发明专利]半导体器件及其制造方法

说明书

一种半导体器件包括在半导体器件的沟道区域上方形成的栅极结构、与沟道区域相邻的源极/漏极区域、以及源极/漏极区域上方的导电接触层。源极/漏极区域包括具有第一材料组成的第一外延层和在第一外延层上方形成的第二外延层。第二外延层具有不同于第一材料组成的第二材料组成。导电接触层与第一外延层和第二外延层接触。导电接触层的底部位于第一外延层的最上部下方。本发明实施例涉及一种半导体器件及其制造方法。

技术领域

本发明实施例涉及一种半导体集成电路，且更具体地，涉及一种具有空隙的外延源极/漏极(S/D)结构的半导体器件及其制造工艺。

背景技术

随着半导体工业已经进入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致了诸如包括FinFET(FinFET)的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极邻近沟道区域的三个侧面，其中，栅极介电层插入在栅电极和沟道区域之间。随着FinFET的尺寸缩小，S/D上的电极接触区域缩小，从而增加接触电阻。随着晶体管尺寸不断缩小，需要进一步改进FinFET。

发明内容

根据本发明的一些实施例，提供了一种制造包括FinFET的半导体器件的方法，所述方法包括：在FinFET的鳍结构的源极/漏极区域处形成第一外延层；在所述第一外延层上方形成第二外延层，所述第二外延层的材料组成不同于所述第一外延层的材料组成；在所述第一外延层和所述第二外延层上方形成层间介电(ILD)层；通过蚀刻所述层间介电层的部分和所述第二外延层的部分来形成接触开口，其中，所述第一外延层从所述接触开口的底部突出。

根据本发明的另一些实施例，还提供了一种制造包括FinFET的半导体器件的方法，所述方法包括：在衬底上方形成第一鳍结构和第二鳍结构，使得所述第一鳍结构和所述第二鳍结构的上部从隔离绝缘层突出；在所述第一鳍结构和所述第二鳍结构的部分上方形成栅极结构；在从所述隔离绝缘层突出并且不被所述栅极结构覆盖的所述第一鳍结构和所述第二鳍结构的侧壁上以及在所述隔离绝缘层的上表面上形成间隔件材料层；凹进所述第一鳍结构和所述第二鳍结构的上部，从而形成凹进的第一鳍结构和凹进的第二鳍结构；在凹进的第一鳍结构和凹进的第二鳍结构上方分别形成第一外延层，所述第一外延层彼此分离；在所述第一外延层上方形成第二外延层，所述第二外延层的材料组成不同于所述第一外延层的材料组成；在所述第一外延层和所述第二外延层上方形成层间介电(ILD)层；通过蚀刻所述层间介电层的部分和所述第二外延层的部分来形成接触开口，其中，所述第一外延层从所述接触开口的底部突出。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：栅极结构，形成在所述半导体器件的沟道区域上方；源极/漏极区域，与所述沟道区域相邻；以及导电接触层，位于所述源极/漏极区域上方，其中：所述源极/漏极区域包括：第一外延层，具有第一材料组成；以及第二外延层，形成在所述第一外延层上方，所述第二外延层的第二材料组成不同于所述第一材料组成，所述导电接触层与所述第一外延层和所述第二外延层接触，以及所述导电接触层的底部位于所述第一外延层的最上部下方。

附图说明

当结合附图进行阅读时，从以下详细描述可更好地理解本发明。需要强调的是，根据行业的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。

图1示出了根据本公开的实施例的用于制造半导体FinFET器件的各个阶段中的一个阶段。

图2示出了根据本公开的实施例的用于制造半导体FinFET器件的各个阶段中的一个阶段。

图3示出了根据本公开的实施例的用于制造半导体FinFET器件的各个阶段中的一个阶段。

图4示出了根据本公开的实施例的用于制造半导体FinFET器件的各个阶段中的一个阶段。