[发明专利]半导体器件及其制造方法

说明书

本发明实施例提供一种半导体器件，其包括：衬底；在衬底上方的I/O器件；以及在衬底上方的核心器件。I/O器件包括第一栅极结构，第一栅极结构具有：界面层；在界面层上方的第一高k介电堆叠件；以及导电层，导电层在第一高k介电堆叠件上方并且与第一高k介电堆叠件物理接触。核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的第二高k介电堆叠件；以及导电层，导电层在第二高k介电堆叠件上方并且与第二高k介电堆叠件物理接触。第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。本发明实施例还提供一种制造半导体器件的方法。

技术领域

本发明涉及半导体领域，并且更具体地，涉及一种半导体器件及其制造方法。

背景技术

半导体集成电路(IC)工业经历了指数式增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积中的互连器件的数量)通常增大了，而几何尺寸(即，使用制造工艺可做出的最小组件(或线))减小了。这种按比例缩小工艺通常通过增加产量效率和降低相关成本来提供很多益处。这种按比例缩小工艺也增大了IC处理和制造的复杂度。

例如，随着按比例缩小尺寸继续，源极/漏极(S/D)结对于短沟道控制变得更加重要，并确定最终的器件性能。因此，需要S/D形成后的低热处理。但是，现有的栅极氧化物工艺通常使用后氧化物退火(POA)，其通常是高温且长的热工艺，以产生高质量的栅极氧化物。这个POA工艺有时会危害S/D结的性能。如何形成具有低热工艺和足够可靠性的栅极堆叠件是重要的任务。另一个实例中，由于I/O(输入/输出或IO)器件的工作电压Vdd高于核心器件，因此I/O器件需要较厚的栅极氧化层。如何持续缩小I/O器件的栅极堆叠件是半导体行业面临的挑战。本发明旨在解决上述问题及其它相关问题。

发明内容

根据本发明的一个方面，提供一种半导体器件，包括：衬底；在衬底上方的I/O器件；以及在衬底上方的核心器件，其中，I/O器件包括第一栅极结构，第一栅极结构具有：界面层；在界面层上方的第一高k介电堆叠件；以及导电层，导电层在第一高k介电堆叠件上方并且与第一高k介电堆叠件物理接触，其中，核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的第二高k介电堆叠件；以及导电层，导电层在第二高k介电堆叠件上方并且与第二高k介电堆叠件物理接触，以及其中，第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。

根据本发明的另一方面，提供一种半导体器件，包括：衬底；以及在衬底上方的I/O器件，其中，I/O器件包括第一栅极结构，第一栅极结构具有：界面层，界面层具有8至12埃的厚度；在界面层上方的一个或多个高k介电层；以及导电层，导电层在一个或多个高k介电层上方并且与一个或多个高k介电层物理接触。

根据本发明的另一方面，提供一种制造半导体器件的方法，包括：提供NFET I/O器件结构、NFET核心器件结构、PFET I/O器件结构和PFET核心器件结构，其中，NFET I/O器件结构和PFET I/O器件结构中的每个包括栅极沟槽和在栅极沟槽中暴露的堆叠鳍片，其中，堆叠鳍片包括交替堆叠的第一半导体材料和第二半导体材料，其中，NFET核心器件结构和PFET核心器件结构中的每个包括栅极沟槽和在栅极沟槽中暴露的纳米线；在堆叠鳍片和通过相应的栅极沟槽暴露的纳米线的表面上方沉积界面层；在栅极沟槽中的每个中的界面层上方沉积一个或多个高k介电层；形成覆盖NFET I/O器件结构和PFET I/O器件结构中的一个或多个高k介电层的硬掩模，同时在NFET核心器件结构和PFET核心器件结构中暴露一个或多个高k介电层；部分地去除NFET核心器件结构和PFET核心器件结构中的一个或多个高k介电层，同时硬掩模覆盖NFET I/O器件结构和PFET I/O器件结构中的一个或多个高k介电层，在NFET核心器件结构和PFET核心器件结构中留下一个或多个高k介电层的一部分；从NFET I/O器件结构和PFET I/O器件结构去除硬掩模；以及在NFET I/O器件结构和PFET I/O器件结构中的一个或多个高k介电层上方、以及NFET核心器件结构和PFET核心器件结构中的一个或多个高k介电层的一部分上方沉积一个或多个导电层。