[发明专利]半导体装置

说明书

一种半导体装置包括读取模式信号生成电路和读取校准电路。读取模式信号生成电路将读取命令与内部时钟信号中的至少一个进行比较以生成读取模式信号。读取校准电路响应于内部数据与至少一个内部时钟信号同步以生成读取数据。读取校准电路响应于读取模式信号来控制内部数据的校准序列。

相关申请的交叉引用

本申请要求于2017年5月16日提交的申请号为10-2017-0060640 的韩国申请的优先权，其整体通过引用并入本文。

技术领域

本公开的实施例涉及校准数据以接收和输出校准的数据的半导体装置。

背景技术

随着半导体系统发展成以高速操作，包括在每个半导体系统中的半导体装置之间的高数据传输速率(或高带宽数据通信)的需求已经日益增加。响应于这种需求，已经提出各种预取(pre-fetch)方案。预取方案可以对应于锁存串行输入的数据并且并行输出锁存数据的设计技术。内部时钟分频器可以用于获取并行数据。如果内部时钟信号被分频，则多个多相时钟信号可以被生成，并且多个多相时钟信号可以被用于数据的并行化或串行化。

发明内容

根据实施例，半导体装置包括读取模式信号生成电路和读取校准电路。读取模式信号生成电路将读取命令与至少一个内部时钟信号进行比较以生成读取模式信号。读取校准电路响应于内部数据与至少一个内部时钟信号同步以生成读取数据。读取校准电路响应于读取模式信号来控制内部数据的校准序列。

根据另一实施例，半导体装置包括写入控制电路和读取控制电路。写入控制电路根据写入命令与内部时钟信号的比较结果来控制写入数据的校准序列以生成内部数据。存储器电路在写入操作期间存储内部数据，并且在读取操作期间输出存储在存储器电路中的内部数据。读取控制电路根据读取命令与内部时钟信号的比较结果来控制内部数据的校准序列以生成读取数据。

附图说明

鉴于附图和随后的详细描述，本公开的各个实施例将变得更加显而易见，其中：

图1是示出根据本公开的实施例的半导体装置的配置的框图；

图2是示出包括在图1的半导体装置中的写入模式信号生成电路的配置的框图；

图3是示出包括在图2的写入模式信号生成电路中的写入控制信号生成电路的配置的电路图；

图4是示出包括在图2的写入模式信号生成电路中的写入模式信号输出电路的配置的电路图；

图5是示出包括在图1的半导体装置中的写入校准电路的配置的框图；

图6是示出包括在图5的写入校准电路中的内部写入校准电路的配置的框图；

图7是示出图5的写入校准电路中包含的写入数据选择电路的结构的框图；

图8和图9是示出包括在图1的半导体装置中的写入控制电路的操作的时序图；

图10是示出包括在图1的半导体装置中的读取模式信号生成电路的配置的框图；

图11是示出包括在图10的读取模式信号生成电路中的读取控制信号生成电路的配置的电路图；

图12是示出包括在图10的读取模式信号生成电路中的读取模式信号输出电路的配置的电路图；

图13是示出包括在图1的半导体装置中的读取校准电路的配置的框图；

图14是示出包括在图13的读取校准电路中的内部读取校准电路的配置的框图；

图15是示出包括在图13的读取校准电路中的读取数据输出电路的配置的框图；

图16和图17是示出包括在图1的半导体装置中的读取控制电路的操作的时序图；以及