[发明专利]半导体器件的互连结构及其制造方法

说明书

一种器件和形成方法，器件包括：导线，设置在衬底上方；第一介电层，设置在衬底上方并且与导线共面；第二介电层和第三介电层，第二介电层设置在导线上方，第三介电层设置在第一介电层上方；以及通孔，延伸穿过第二介电层并且连接至导线。第二介电层和第三介电层共面，并且第二介电层和第三介电层具有不同的组分。在一些实施例中，在导线上选择性地沉积第二介电层。本发明的实施例还涉及半导体器件的互连结构及其制造方法。

技术领域

本发明的实施例涉及半导体器件的互连结构及其制造方法。

背景技术

半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比前一代更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小的组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增大了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似发展。

例如，多层互连(MLI)用于连接各个器件(晶体管、电阻器、电容器等)以形成IC。在典型的多层互连结构中，导线(例如，铜线)位于堆叠的介电层中并且通过从一层至另一层的通孔连接。该工艺将多个导电部件与上面和下面的层对准。可以通过用光刻(或光刻法)工艺制造的图案限定该对准。有时，光刻工艺之间的覆盖误差可以导致通孔相对于目标导电部件的未对准。未对准的导电部件可以导致与附近的导电部件的意外的桥接(短路)，产生IC缺陷；导致下面的层的过度蚀刻，产生IC可靠性问题；或导致导电部件的期望的互连件之间的未对准，从而产生开口的风险。随着IC持续微型化，这种导电部件(例如，通孔-线)未对准问题越来越成为问题。

发明内容

本发明的实施例提供了一种半导体器件，包括：导线，设置在衬底上方；第一介电层，设置在所述衬底上方并且与所述导线共面；第二介电层和第三介电层，所述第二介电层设置在所述导线上方，所述第三介电层设置在所述第一介电层上方，其中，所述第二介电层和所述第三介电层共面，并且所述第二介电层和所述第三介电层具有不同的组分；以及通孔，延伸穿过所述第二介电层并且连接至所述导线。

本发明的另一实施例提供了一种制造半导体器件的方法，包括：在设置在衬底上方的第一介电层中形成导电部件；在所述导电部件上形成第二介电层，并且在所述第一介电层上方形成第三介电层，其中，所述第二介电层和所述第三介电层具有不同的组分；在图案化的第二介电层中蚀刻通孔开口，暴露所述导电部件；以及用导电材料填充所述通孔开口。

本发明的又一实施例提供了一种制造半导体器件的方法，包括：形成多层互连(MLI)结构的第一层，其中，所述第一层包括第一金属线和第一电介质；在所述第一金属线上方形成第二介电层，并且在所述第一电介质上方形成第三介电层；在所述第二介电层中选择性地蚀刻开口以暴露所述第一金属线；在所述开口中形成导电通孔；以及形成所述多层互连结构的第二层，所述第二层包括第二金属线，并且其中，所述导电通孔互连所述第二金属线和所述第一金属线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据本发明的各个方面的示出制造具有互连件的IC的方法的实施例的流程图。

图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A示出了处于图1的方法的各个处理阶段的器件的实施例的立体图；图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B和图10C示出了根据一些实施例的处于图1的方法的各个处理阶段的器件的实施例的相应的截面图。

图11示出了根据一些实施例的半导体器件的实施例的截面图。

具体实施方式