[发明专利]FPGA顶层网表的创建方法、装置、计算机设备及介质有效
申请号: | 201711309444.3 | 申请日: | 2017-12-11 |
公开(公告)号: | CN107944183B | 公开(公告)日: | 2021-07-20 |
发明(设计)人: | 刘蒲霞 | 申请(专利权)人: | 深圳市紫光同创电子有限公司 |
主分类号: | G06F30/343 | 分类号: | G06F30/343 |
代理公司: | 深圳市精英专利事务所 44242 | 代理人: | 刘贻盛 |
地址: | 518000 广东省深圳市南山区*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | fpga 顶层 创建 方法 装置 计算机 设备 介质 | ||
本发明实施例提供一种FPGA顶层网表的创建方法、装置、计算机设备及介质,属于现场可编程门阵列FPGA技术领域。该FPGA顶层网表的创建方法,该方法包括:根据预先定义的划分标准,将若干个单元电子器件划分为同一模块;将划分的该模块映射到格点单元;根据该单元电子器件的实际连线及功能,验证该格点单元中的模块与该若干个单元电子器件的对等性;当验证的该对等性为完全对等时,将所有该格点单元定义为顶层网表。本申请可以保证软件层面的顶层网表与硬件上的电子器件的一致性,减少了后期使用时由于软件网表的设计与硬件设备不一致消耗的调整时间,提高了整体的研发效率。
技术领域
本发明涉及现场可编程门阵列FPGA技术领域,特别是涉及一种FPGA顶层网表的创建方法、装置、计算机设备及介质。
背景技术
FPGA(Field-Programmable Gate Array)现场可编程门阵列是在PAL(Programmable Array Logic,可编程阵列逻辑)、CPLD(Complex Programmable LogicDevice,复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路ASIC领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。
FPGA的研发分为芯片硬件研发和软件开发工具的研发,芯片硬件研发过程中,涉及到硬件全芯片功能网表的生成以及验证等工作,而软件开发工具的研发包含布局布线以及位流文件生成等过程,软件开发工具的研发前提是需要有正确的软件网表。
由于在传统技术中,软件网表的创建是在硬件设计完成之后定义的,对于硬件设备和软件网表功能一致性难以保证,当软件网表的设计与硬件设备不一致时,问题的发现及调整都比较费时费力,降低了研发效率。
发明内容
本发明实施例提供一种FPGA顶层网表的创建方法、装置、计算机设备及介质,可以保证硬件设备和软件网表功能的一致性,从而提高研发效率。
本发明解决上述技术问题所采用的技术方案如下:
根据本发明的一个方面提供的一种FPGA顶层网表的创建方法,该方法包括:
根据预先定义的划分标准,将若干个单元电子器件划分为同一模块;
将划分的该模块映射到格点单元;
根据该单元电子器件的实际连线及功能,验证该格点单元中的模块与该若干个单元电子器件的对等性;
当验证的该对等性为完全对等时,将所有该格点单元定义为顶层网表。
在其中的一个实施例中,该将所有该格点单元定义为顶层网表的步骤包括:
定义该顶层网表的表名及每个该格点单元的坐标。
在其中的一个实施例中,在该将若干个单元电子器件划分为同一模块的步骤之后,该方法还包括:
将划分的同一模块通过不同层级的表述分别进行定义;
该将划分的该模块映射到格点单元的步骤包括:
将划分的该模块映射到对应层级下的格点单元;
验证不同层级中该格点单元中的同一模块的对等性;
当不同层级中该格点单元中的同一模块的对等性为完全对等时,分别将每个层级下的该所有格点单元定义为顶层网表。
在其中的一个实施例中,该验证该格点单元中的模块与该若干个单元电子器件的对等性的步骤包括:
按照层级由低到高的顺序,分别验证相邻层级中同一模块的对等性,该不同层级中的最低层级为该单元电子器件所对应的层级。
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