[发明专利]集成电路、以及用于设计集成电路的计算系统和方法

说明书

一种计算机实施的方法。标准单元基于定义集成电路(IC)的设计数据被放置。IC的布局通过执行无色布线来被生成，在三重图案化光刻(TPL)层中的第一图案至第三图案通过该无色布线被布置在所放置的标准单元上。该布置基于空间约束。所生成的布局被存储到计算机可读存储介质。空间约束定义第一图案至第三图案之间的最小空间。颜色违规在第一图案至第三图案之间不会发生。基于布局生成第一掩模、第二掩模和第三掩模。通过使用所生成的第一掩模、第二掩模和第三掩模来制造半导体器件。

技术领域

本发明构思的示例性实施例涉及集成电路、以及用于三重图案化光刻(triplepatterning lithography，TPL)的集成电路、用于设计集成电路的计算系统和计算机实施的方法、基于集成电路的半导体器件、以及制造半导体器件的方法。

背景技术

随着半导体工艺技术的发展，集成电路的设计规则可能已经变得更加复杂，并且减小相邻图案的间隙的需求可能已经增长。考虑到图案化分辨率，被包括在层中的多个图案可以通过使用多个掩模而不是单个掩模来被形成。使用多个掩模的图案化技术可以被称为多重图案化技术。例如，使用三个掩模的图案化技术可以被称为三重图案化光刻(TPL)。为了应用TPL，可以执行颜色分解，从而可以对颜色分配给多个图案。

发明内容

根据本发明构思的一个或多个示例性实施例，计算机实施的方法包括基于定义集成电路的设计数据来放置标准单元。该方法进一步包括通过执行无色布线来生成集成电路的布局，其中被包括在三重图案化光刻(TPL)层中的第一图案、第二图案和第三图案基于空间约束来被布置。第一图案、第二图案和第三图案被布置在所放置的标准单元上。该方法还进一步包括将所生成的布局存储到计算机可读存储介质。该方法还进一步包括基于布局生成第一掩模、第二掩模和第三掩模，以及通过使用所生成的第一掩模、第二掩模和第三掩模来制造半导体器件。空间约束定义第一图案、第二图案和第三图案之间的最小空间。颜色违规基于空间约束来被确定。

本发明构思的一个或多个示例性实施例包括包含第一图案至第三图案的层。第一颜色至第三颜色分别被分配给第一图案到第三图案。第一图案和第二图案在第一方向上延伸并在第二方向上彼此相邻。第二方向垂直于第一方向。第一图案与第二图案之间的空间基本等于或大于被分配不同的颜色的图案之间的最小边到边空间。

根据本发明构思的一个或多个示例性实施例，计算机实施的方法包括基于定义集成电路的设计数据来放置标准单元。该方法进一步包括通过执行无色布线来生成集成电路的布局，其中被包括在三重图案化光刻(TPL)层中的第一图案、第二图案和第三图案基于空间约束来被布置。第一图案、第二图案和第三图案被布置在所放置的标准单元上。该方法还进一步包括将所生成的布局存储到计算机可读存储介质。该方法还包括将第一颜色、第二颜色和第三颜色分别分配给第一图案、第二图案和第三图案。空间约束定义第一图案、第二图案和第三图案中的两个之间的最小空间。当第一图案、第二图案和第三图案中的两个之间的空间小于各自的空间约束时，指示颜色违规。该方法还进一步包括基于布局生成分别对应于第一颜色第二颜色和第三颜色的第一掩模、第二掩模和第三掩模，以及通过使用所生成的第一掩模、第二掩模和第三掩模来制造半导体器件。

附图说明

通过参考附图详细描述本发明构思的示例性实施例，本发明构思的以上及其它特征将会更显而易见，附图中：

图1是根据本发明构思的示例性实施例的制造半导体器件的方法的流程图；

图2A至图2D是根据本发明构思的示例性实施例的用于描述三重图案化光刻(TPL)的视图；

图3是根据本发明构思的示例性实施例的用于设计集成电路的计算系统的框图；

图4示出了被存储在图3的存储器中的过程的示例；

图5是根据本发明构思的示例性实施例的用于设计集成电路的计算系统的框图；

图6是根据本发明构思的示例性实施例的设计集成电路的方法的流程图；