[发明专利]集成电路半定制后端设计时序预算方法

说明书

本发明公开了一种集成电路半定制后端设计时序预算方法。步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据。步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据。步骤S3：根据上述第一输出数据进行时序预算计算，并且输出第二输出数据。步骤S4：根据上述第二输出数据进行时序预算优化，并且输出第三输出数据。本发明公开的集成电路半定制后端设计时序预算方法，提高时序预算的设计质量，进而提高半定制后端设计环节的设计效率，缩短集成芯片设计周期。

技术领域

本发明属于集成电路设计行业设计自动化EDA技术领域，具体涉及一种集成电路半定制后端设计时序预算方法。

背景技术

目前，在集成电路设计行业设计自动化EDA技术领域，半定制后端设计分为扁平化设计方法和层次化设计方法。随着集成电路规模的不断增大，对于半定制后端设计的设计技术提出了更高的要求。

当芯片的设计规模较大时，常规的扁平化后端设计方法时间成本较为突出，同时难以获得较为满意的设计结果。因此，考虑到EDA设计的承受能力和运行时间，对于大规模的芯片设计项目，有必要使用层次化后端设计流程。

值得注意的是，集成芯片的时序预算是整个半定制后端层次化设计流程中的重要一环。然而，常规的时序预算方法存在设计质量不好，迭代时间过长等问题。

因此，有必要提出一个高级的时序预算方法来提高后端设计设计质量，从而提高整个项目的工作效率，也是半定制后端设计现状中需要迫切解决的技术问题。

发明内容

本发明针对现有技术的状况，针对上述技术问题，提供一种集成电路半定制后端设计时序预算方法。

本发明采用以下技术方案，所述集成电路半定制后端设计时序预算方法包括以下步骤：

步骤S1：后端设计工具获取用于时序预算优化的设计数据，上述设计数据包括初始设计数据和/或最近一次迭代设计数据(图1中的更新结果)；

步骤S2：根据上述设计数据进行顶层简化布局，并且输出第一输出数据；

步骤S3：根据上述第一输出数据进行时序预算计算，并且输出第二输出数据；

步骤S4：根据上述第二输出数据进行时序预算优化，并且输出第三输出数据；

步骤S5：判断上述第三输出数据是否符合预设的设计标准，如果符合则输出时序预算设计数据，否则将上述时序预算设计数据作为最近一次迭代设计数据反送至步骤S1，同时执行步骤S1。

根据上述技术方案，步骤S1中，初始设计数据包括各模块设计数据、各模块固定IO时序设计信息和各模块原始时序约束信息。

根据上述技术方案，步骤S4中，参见附图的图2和图3，时序预算优化的具体步骤为：

步骤S41：检查并且整理第三输出数据，并且将第三输出数据区分为正余量结果和负余量结果；

步骤S42：将正余量结果通过优化算法1进行优化，同时将负余量结果通过优化算法2进行优化；

步骤S43：将通过优化算法1优化得到的正余量输出结果和通过优化算法2优化得到的负余量输出结果组合输出为第三输出数据。

根据上述技术方案，步骤S42中，优化算法1的正余量算法为：

正余量输出结果＝原始IO时序约束–正余量×(1-SD/TD)，

其中，SD为时序路径的局部延时，TD为时序路径的延时总量。

根据上述技术方案，步骤S42中，优化算法2的负余量算法为：

负余量输出结果＝原始IO时序约束–负余量×SD/TD，