[发明专利]基于时钟同步局放的前端数据采集及缓存电路、系统及方法

权利要求书

1.基于时钟同步局放的前端数据采集及缓存电路，其特征是，包括与若干传感器相连的AD采样电路，所述AD采样电路均与时钟电路相连，通过时钟电路实现AD采样电路的时钟同步，所述AD采样电路连接至主控电路，所述主控电路与存储器相连；

所述主控电路包括控制模块，所述通过开关控制先进先出缓存模块与存储器控制模块之间的通断，所述控制模块还与时钟同步模块通信；

所述主控电路经过时钟同步接口与纳秒级时钟同步系统进行同步；

所述主控电路内部开辟的先进先出缓存模块，用以缓存AD采样电路输出的AD数据，主控电路读取AD采样数据，并分别判断是否满足局部放电信号的触发条件，如果满足触发条件，则记录该时刻，并且开始存储的AD采样数据到存储器，存储的数据保证局放信号的完整性。

2.如权利要求1所述的基于时钟同步局放的前端数据采集及缓存电路，其特征是，所述基于时钟同步局放的前端数据采集及缓存电路作为数据采集终端与其他数据采集终端时钟同步。

3.如权利要求1所述的基于时钟同步局放的前端数据采集及缓存电路，其特征是，所述主控电路通过通信接口与上位机通信，所述触发条件包括通过上位机软件设定的阈值或采样时刻。

4.基于时钟同步局放的前端数据采集及缓存电路的工作方法，其特征是，包括：

主控电路与纳秒级时钟同步系统的同步；

各通道采集电路的AD采样电路通过与同一时钟电路相连实现不同通道之间AD采样电路时钟同步；

全面记录并缓存有效的局放数据信息。

5.如权利要求4所述的基于时钟同步局放的前端数据采集及缓存电路的工作方法，其特征是，所述主控电路的FPGA芯片内部有独立的时钟同步模块，通过时钟同步接口与纳秒级时钟同步局放系统进行同步，以保证采用本电路的终端与其他时钟同步局放高速采集终端的时钟同步。

6.如权利要求4所述的基于时钟同步局放的前端数据采集及缓存电路的工作方法，其特征是，所述AD采样电路在同一时钟的驱动下，在时钟的同一相位进行信号采样，以保证通道内采集信号的时钟同步。

7.如权利要求4所述的基于时钟同步局放的前端数据采集及缓存电路的工作方法，其特征是，所述全面记录并缓存有效的局放数据信息时，对应的策略是：

AD采样电路上电后一直保持采样，

主控电路内部开辟先进先出存储器，用以缓存AD数据；

主控电路读取AD采样数据，并分别判断是否满足局部放电信号的触发条件；

如果满足触发条件，则记录该时刻，并且开始存储80mS即4个工频周期的数据到存储器；

存储到存储器的数据包括触发时刻之前设定时间及之后设定时间的数据到存储器；

存储触发信号之前设定时间的数据是为了保证局放信号的完整性，一共存储设定个数个工频周期的数据，是为了全面记录局放信号的特征。

8.基于时钟同步局放的前端数据采集及缓存系统，其特征是，包括上述权利要求1-3任一所述的基于时钟同步局放的前端数据采集及缓存电路及与该电路相连的高频电流传感器、工频电流传感器，所述高频电流传感器、工频电流传感器实现对高压电缆放电信号及工频相位信号的采样，所述基于时钟同步局放的前端数据采集及缓存电路将采集的数据进行采集及缓存处理后传输至时钟同步局放测量定位装置，所述时钟同步局放测量定位装置与监控平台通信。

9.如权利要求8所述的基于时钟同步局放的前端数据采集及缓存系统，其特征是，所述时钟同步局放测量定位装置包括主控FPGA单元、高速模数转换单元、信号调理单元、数据缓存单元、通信单元、时钟同步单元及电源管理单元；

所述主控FPGA单元与通信单元、时钟同步单元、高速模数转换单元和数据缓存单元连接；信号调理单元与高频局放互感器及接地电流互感器连接，实现电流信号的输入；高速模数转换单元与信号处理单元连接，将电流信号转换为数据，由主控FPGA单元传送至数据缓存单元，主控FPGA单元将数据分析，滤波处理后，通过通信单元上传至监控平台。

10.如权利要求8所述的基于时钟同步局放的前端数据采集及缓存系统，其特征是，所述时钟同步局放测量定位装置的时钟同步单元通过手拉手链式连接，实现高精度时钟同步。