[发明专利]集成电路转接板及其制备方法

说明书

本发明涉及一种集成电路转接板及其制备方法，该制备方法包括：选取硅基衬底；在硅基衬底上制作TSV孔、隔离沟槽及器件沟槽，其中，隔离沟槽位于TSV孔与器件沟槽之间；利用二氧化硅材料填充隔离沟槽；利用多晶硅材料填充TSV孔，并引入掺杂气体对多晶硅材料进行原位掺杂；在器件沟槽中制作二极管；在多晶硅材料上表面及二极管的阳极表面制作金属互连线以使多晶硅材料与二极管相连接；去除硅基衬底底部部分材料，使硅基衬底底部露出TSV孔与隔离沟槽；在多晶硅材料与N型区域底部制作铜凸点。本发明提供的集成电路转接板，通过在TSV转接板上加工ESD防护二极管，增强了层叠封装芯片的抗静电能力。

技术领域

本发明涉及半导体器件设计及制造领域，特别涉及一种集成电路转接板及其制备方法。

背景技术

目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through Silicon Vias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。

在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。

发明内容

为解决现有技术存在的技术缺陷和不足，本发明提出一种集成电路转接板及其制备方法。该制备方法包括：

(a)选取硅基衬底；

(b)在所述硅基衬底上制作TSV孔、隔离沟槽及器件沟槽，其中，所述隔离沟槽位于所述TSV孔与所述器件沟槽之间；

(c)利用二氧化硅材料填充所述隔离沟槽；

(d)利用多晶硅材料填充所述TSV孔，并引入掺杂气体对所述多晶硅材料进行原位掺杂；

(e)在所述器件沟槽中制作二极管；

(f)在所述多晶硅材料上表面及所述二极管的阳极表面制作金属互连线以使所述多晶硅材料与所述二极管相连接；

(g)去除所述硅基衬底底部部分材料，使所述硅基衬底底部露出所述TSV孔与所述隔离沟槽；

(h)在所述多晶硅材料与所述N型区域底部制作铜凸点。

在本发明的一个实施例中，步骤(b)包括：

(b1)利用热氧化工艺，在所述硅基衬底上生长二氧化硅层；

(b2)利用光刻工艺，在所述二氧化硅层上制作第一待刻蚀区域、第二待刻蚀区域及第三待刻蚀区域；

(b3)利用深度反应离子刻蚀工艺，在所述第一待刻蚀区域、所述第二待刻蚀区域及所述第三待刻蚀区域刻蚀所述硅基衬底，分别形成所述TSV孔、所述隔离沟槽及所述器件沟槽。

在本发明的一个实施例中，在步骤(c)之前还包括：

(x1)利用热氧化工艺，在所述TSV孔、所述隔离沟槽及所述器件沟槽的内壁形成氧化层；

(x2)利用湿法刻蚀工艺，选择性刻蚀所述氧化层以使所述TSV孔、所述隔离沟槽及所述器件沟槽的内壁平整。