[发明专利]基于BJT的集成电路抗静电转接板及其制备方法

说明书

本发明涉及一种基于BJT的集成电路抗静电转接板及其制备方法，该制备方法包括：(a)选取衬底；(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；(e)在所述TSV孔与所述BJT下表面制作凸点。本发明提供的基于BJT的集成电路抗静电转接板，通过在TSV转接板上加工BJT作为ESD防护器件，增强了层叠封装芯片的抗静电能力。

技术领域

本发明涉及半导体器件设计及制造领域，特别涉及一种基于BJT的集成电路抗静电转接板及其制备方法。

背景技术

目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through Silicon Vias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。

在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。

发明内容

为解决现有技术存在的技术缺陷和不足，本发明提出一种可以提高集成电路的抗静电能力的转接板及其制备方法。

在本发明的一个实施例中提供了一种基于双极结型晶体管(Bipolar JunctionTransistor，简称BJT)的集成电路抗静电转接板的制备方法。该制备方法包括：

(a)选取衬底；

(b)在所述衬底中制作BJT、TVS孔及隔离沟槽；

(c)在所述TSV孔与所述BJT上表面制作金属互连线以使所述TSV孔与所述BJT相连接；

(d)去除所述衬底底部部分材料，以在所述衬底底部露出所述TSV孔、所述隔离沟槽及所述BJT；

(e)在所述TSV孔与所述BJT下表面制作凸点。

在本发明的一个实施例中，所述衬底为N型硅基衬底。

在本发明的一个实施例中，步骤(b)包括：

(b11)采用光刻工艺，在所述衬底上制作第一待刻蚀区域；

(b12)采用干法刻蚀工艺，在所述第三待刻蚀区域刻蚀所述衬底，形成器件沟槽；

(b13)采用CVD工艺，在所述器件沟槽中淀积硅材料；

(b14)对所述硅材料进行掺杂以形成所述BJT的基区；

(b15)采用带胶离子注入工艺，在所述基区中第一指定区域进行P+离子注入以形成基区接触区；

(b16)采用带胶离子注入工艺，在所述基区中第二指定区域进行N+离子注入以形成所述BJT的发射区；

(b17)采用带胶离子注入工艺，在所述衬底中的基区下方进行N+离子注入以形成所述BJT的集电区。

在本发明的一个实施例中，步骤(b)还包括：