[发明专利]集成电路抗静电转接板

说明书

本发明涉及一种集成电路抗静电转接板，包括：硅基衬底11、TSV孔12、隔离沟槽13、二极管14、插塞15、互连线16、凸点17及隔离层18；所述TSV孔12竖直贯穿于所述硅基衬底11且所述TSV孔12中填充多晶硅材料；所述隔离沟槽13竖直贯穿于所述硅基衬底11且所述隔离沟槽13中填充二氧化硅材料；所述二极管14设置于所述硅基衬底11内且与所述TSV孔12分别位于所述隔离沟槽13两侧；所述隔离层18分别设置于所述硅基衬底11相对的表面；所述插塞15分别设置于所述隔离层18中并位于所述多晶硅材料、所述二极管14表面。本发明提供的集成电路抗静电转接板，增强了层叠封装芯片的抗静电能力。

技术领域

本发明涉及半导体器件设计及制造领域，特别涉及一种集成电路抗静电转接板。

背景技术

目前为止集成电路的特征尺寸已经低至7nm，在单个芯片上集成的晶体管数量已经到达百亿级别，伴随百亿级别的晶体管数量的要求，片上资源和互连线长度问题成为现今集成电路领域发展的瓶颈，3D集成电路被认为是未来集成电路的发展方向，它原有电路的基础上，在Z轴上层叠，以求在最小的面积上集成更多的功能，这种方法克服了原有集成度的限制，采用新兴技术硅片通孔(Through SiliconVias，简称TSV)，大幅度的提高了集成电路的性能，降低线上延迟，减小芯片功耗。

在半导体行业里面，随着集成电路集成度的提高以及器件特征尺寸的减小，集成电路中静电放电引起的潜在性损坏已经变得越来越明显。据有关报道，集成电路领域的故障中有近35％的故障是由静电释放(Electro-Static discharge，简称ESD)所引发的，因此芯片内部都设计有ESD保护结构来提高器件的可靠性。然而不同芯片的的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力，因此如何提高基于TSV工艺的3D集成电路的抗静电能力成为半导体行业亟待解决的问题。

发明内容

为解决现有技术存在的技术缺陷和不足，本发明提出一种适用于集成电路抗静电的转接板。

本发明的一个实施例提供了一种集成电路抗静电转接板，包括：硅基衬底11、TSV孔12、隔离沟槽13、二极管14、插塞15、互连线16、凸点17及钝化层18；

所述TSV孔(12)竖直贯穿于所述硅基衬底(11)且所述TSV孔(12)中填充多晶硅材料；

所述隔离沟槽(13)竖直贯穿于所述硅基衬底(11)且所述隔离沟槽(13)中填充二氧化硅材料；

所述二极管(14)设置于所述硅基衬底(11)内且与所述TSV孔(12)分别位于所述隔离沟槽(13)两侧；

所述钝化层(18)分别设置于所述硅基衬底(11)相对的表面；

所述插塞(15)分别设置于所述钝化层(18)中并位于所述多晶硅材料、所述二极管(14)表面；

所述互连线(16)设置于所述钝化层(18)中并经所述插塞(15)与所述多晶硅材料与所述二极管(14)的P区相连接；

所述凸点(17)分别设置于所述钝化层(18)中并经所述插塞(15)与所述多晶硅材料及所述二极管(14)的N区相连接。

在本发明的一个实施例中，所述硅基衬底11的晶向为(100)、(110)或者(111)，掺杂浓度为1014～1017cm-3，厚度为450～550μm。

在本发明的一个实施例中，所述多晶硅材料的掺杂杂质为磷，掺杂浓度为2×1021cm-3。