[发明专利]自举采样开关电路、采样保持电路及时间交织型ADC

说明书

本发明公开了一种自举采样开关电路、采样保持电路及时间交织型ADC，自举采样开关电路包括电荷泵、第一电容、第一NMOS管、第一PMOS管、第一时钟输入端、选通输入端、时钟输出端、占空比调整电路、同步电路、第二NMOS管和第三NMOS管；选通输入端用于接入时间交织型ADC的子ADC通道的采样选择信号，第一时钟输入端用于接入系统时钟，时钟输出端用于输出采样时钟信号，采样时钟信号用于控制子ADC的采样保持电路的采样开关。本发明利用时间交织型ADC的系统时钟和数字平台生成的子ADC通道的采样选择信号做组合逻辑来产生采样时钟信号，大大降低了抖动，简化了额外的时钟电路从而提升了通道间的时序匹配。

技术领域

本发明涉及集成电路领域，特别涉及一种用于模数转换器电路的自举采样开关电路、采样保持电路及时间交织型ADC(模数转换器)。

背景技术

模数转换器用于将模拟信号转为数字信号，广泛用于各种数据采集以及通信系统中。ADC的采样速率直接决定了所能处理的信号带宽，ADC的精度(如信噪比SNR、无杂散动态范围SFDR等)则决定着整个系统的动态范围。ADC有多种架构，如流水线型(pipelinedADC)、逐次逼近型(SAR ADC)、快闪型(flash ADC)、时间交织型(interleaved ADC)等。在这些架构中，时间交织型ADC由于采用了多个低速(相对而言)子ADC进行时间交织而构成，因此可以大大突破工艺限制，提升采样速率。理论上，采用M个采样速率为fs/M的子ADC进行时间交织，整个ADC的采样速率可达fs。

然而，时间交织ADC在提升采样速率的同时，子ADC通道间的失配也引入了多种误差，包括：失调失配误差、增益失配误差、采样带宽失配误差以及采样时间失配误差。其中失调失配和增益失配可以通过数字后台校准非常方便地纠正掉，而采样带宽和采样时间失配误差通过纯数字校准非常难以解决，需要结合模拟电路进行混合信号校准。

为了进一步理解采样带宽和采样时间失配，图1给出了一个典型的用于子ADC通道的前端采样保持电路。在采样过程中，时钟信号cks和cksp_bst分别控制开关S₂和S₁闭合。时钟信号cksp_bst会先于cks断开，从而决定采样时刻。采样带宽由开关导通电阻(S₂和S₁电阻之和)与电容C_S共同决定。

注意到，采样偏置电压V_{b_samp}由运放输入共模电压决定，其为一个V_DD/2附近的电平，V_DD为电源电压，这使得开关S₁的设计非常困难。一种好的做法是使用NMOS(N型金属-氧化物-半导体)开关来做S₁(NMOS的导通电阻要比PMOS(P型金属-氧化物-半导体)小很多)，然后使用电压自举采样开关(bootstrapped switch)电路来产生一个高电平为V_DD+V_{b_samp}的电压，从而使得S₁有较小的导通阻抗。

图2给出了一种传统的电压自举开关的电路图，假设cksp_bst驱动的开关的电容为C_L，忽略寄生电容，则cksp_bst的高电平VH_ckspbst可以表示为：

因此在负载C_L和电源电压V_DD确定时，时钟信号cksp_bst输出的高电平由电容C_B直接决定。此外，还须注意到，cksp_bst的下降时间，或者说是cksp与cksp_bst间下降沿的延迟与晶体管M_R的导通电阻相关。