[发明专利]低等待时间先进先出（FIFO）缓存

说明书

本申请为发明名称为“低等待时间先进先出(FIFO)缓存”的原中国发明专利申请的分案申请。原申请的申请号为201180046023.0，原申请的申请日为2011年8月12日，原申请的优先权日为2010年9月23日。

相关申请的交叉引用

本申请要求于2010年9月23日提交的发明名称为“jFIFO”的美国临时申请No.61/385,919的优先权，通过引用将其整体并入于此。

技术领域

在此所述的技术概括地涉及数据传送，且更具体地涉及低等待时间数据缓存。

背景技术

缓存提供用于在从一个位置向下一个位置传送期间临时保持数据的存储区域。例如，在计算机系统内的硬件和/或进程之间移动数据时使用缓存。当传送实体和接收实体之间传送和消耗速率不匹配时利用缓存。缓存提供临时存储，这使得所述传送实体可以在不关心接收实体能接受被传送的数据的速率的情况下发送数据。接收实体因此能根据接收实体的访问和处理能力，访问存储在缓存中的、来自传送实体的数据。

以上说明呈现为这个领域中相关技术的一般概要，并且不应理解为承认它包含的任何信息组成与本专利申请相对的现有技术。

发明内容

根据在此的教程，提供了用于先进先出缓存的系统和方法。缓存包括配置用于存储从缓存输入接收的数据的第一子缓存，以及第二子缓存。所述第二子缓存被配置用于存储从所述缓存输入或第一子缓存接收的数据，并且以与在所述缓存输入处接收数据相同的顺序，将数据输出到缓存输出。缓存控制逻辑被配置用于选择性地从所述缓存输入或第一子缓存将数据路由到所述第二子缓存，使得在所述缓存输入接收的数据可以按先进先出方式，从所述第二子缓存输出。所述缓存控制逻辑响应于第一子缓存和第二子缓存中至少一个的空/满状态。

作为另一示例，在缓存数据的方法中，输入数据在缓存输入处被接收。第一子缓存和第二子缓存的存储器满/空状态被确定。基于所述存储器满/空状态，数据被选择性地从所述缓存输入或所述第一子缓存路由到所述第二子缓存，使得在所述缓存输入处接收的数据可以按先进先出方式从所述第二子缓存输出。

作为又一个示例，一种集成电路包括处理器电路、存储器电路和缓存。所述缓存包括：第一子缓存，被配置用于从缓存输入接收的数据；以及第二子缓存，被配置用于存储从所述缓存输入或第一子缓存接收的数据，并且以与在所述缓存输入处接收数据相同的顺序将数据输出到缓存输出。所述缓存还包括缓存控制逻辑，被配置用于选择性地从所述缓存输入或第一子缓存将数据路由到所述第二子缓存，使得在所述缓存输入处接收的数据可以按先进先出方式从所述第二子缓存输出。

附图说明

图1为绘出低等待时间FIFO缓存的实现的框图。

图2为绘出具有触发器第一子缓存和采样器第二子缓存的缓存实现实施方式的框图。

图3为绘出一种缓存数据的方法的流程图。

图4为绘出基于随机访问存储器(RAM)和低等待时间触发器缓存的实施方式的流程图。

图5为绘出使用预缓存来缓存数据的方法的流程图。

图6为绘出具有相关采样器预缓存的基于RAM或触发器的缓存实施方式的框图。

图7为绘出一种缓存数据的方法的流程图。

图8为绘出缓存集成电路实施方式的框图。

图9为绘出另一集成电路实施方式的框图。

具体实施方式

先进先出(FIFO)是在传送实体和接收实体之间缓存数据的一种方法。缓存在如下配置中是有用的，例如，在传送实体以大于接收实体的消耗能力的突发来传送数据，以及接收实体正处于不可用的时段。FIFO缓存在多种环境下是有用的。例如，FIFO缓存广泛应用于专用集成电路(ASIC)设计中。

传统的FIFO缓存实现面临若干缺陷。例如，从数据被传送到FIFO缓存的输入的时间到该数据可用于在FIFO缓存的输出处访问的时间，很多FIFO缓存实现面临过多的等待时间。在由传送实体发送数据与由接收实体接收该数据之间，很多FIFO缓存具有至少两个时钟周期的等待时间。

除了等待时段过长，出现另一个问题是等待时段在FIFO缓存实现中不一致。例如，与基于RAM的FIFO缓存相比，在一些配置中的基于触发器的FIFO缓存具有不同的等待时间。导致缓存等待时间改变的电路中FIFO缓存实现中的改变(例如增加错误校正代码(ECC)保护)需要在传送和/或接收实体处修改以应对等待时间改变。