[发明专利]半导体装置及其制造方法

说明书

本公开涉及一种半导体装置及其制造方法。该半导体装置的制造方法包括：提供衬底；在衬底上形成应力调节层；以及在应力调节层上形成硬掩模层；其中，应力调节层与硬掩模层对衬底施加相反的应力。

技术领域

本公开涉及半导体领域，具体来说，涉及半导体装置及其制造方法。

背景技术

随着超大规模集成电路的迅速发展，芯片的特征尺寸(critical dimension，CD)越来越小，相应地，有限可用面积上的功能单元的密度越来越大。例如，缩减晶体管尺寸允许增加微处理器上包括的逻辑器件和存储器件的数量，从而可以制造具有更大复杂度的产品。

但是随着特征尺寸的不断改进，对半导体制作工艺的精度要求也相应地增加。例如，在制作过程中，特征尺寸的缩减和深宽比(aspect ratio,AR)的增大给蚀刻等工艺带来巨大挑战。在这种情况下，增大用于蚀刻的硬掩模层的厚度成为了业界的常用选择。

发明内容

本公开的一个目的是提供一种新颖的半导体装置及其制造方法，特别地，涉及改善半导体装置的特征尺寸的精确度。

根据本公开的第一方面，提供了一种制造半导体装置的方法，该方法包括：提供衬底；在衬底上形成应力调节层；以及在应力调节层上形成硬掩模层；其中，应力调节层与硬掩模层对衬底施加相反的应力。

根据本公开的第二方面，提供了一种半导体装置，该半导体装置包括：衬底；形成在衬底上的应力调节层；以及形成在应力调节层上的硬掩模层；其中，应力调节层与硬掩模层对衬底施加相反的应力。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：

图1是示出根据本公开一个实施例的半导体装置的示意性截面图。

图2是示出根据本公开一个实施例的半导体装置的制造方法的流程图。

图3A至3F是示出与图2所示的方法的部分步骤对应的半导体装置的示意性截面图。

图4A与4B是分别例示根据现有技术与根据本公开一个实施例的半导体装置中的应力的构成及影响的示意性截面图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。

具体实施方式

本申请的发明人认识到，在传统的半导体装置上，硬掩模层的存在可能对衬底产生压应力(compressive stress)，使得衬底发生形变。在特征尺寸进一步减小的情况下，硬掩模层的厚度相应增大，对衬底的压应力也会增大，使得衬底的形变更为显著。这一形变会直接影响后续的加工过程。例如，在经过光刻、图案化和蚀刻后，可能会存在特征尺寸发生偏差的情况，这将影响制品的良率。

因此，避免或消除由厚的硬掩模层产生的压应力，对于提高产品的良率有重要意义。