[发明专利]基于JESD204B的板间高速AD同步采集电路及同步方法

权利要求书

1.一种基于JESD204B的板间高速AD同步采集电路，其特征在于，包括同步控制板和K块采集板；

所述K块采集板结构相同，每块采集板有N个AD采集通道，在AD外部采样时钟ADCLK_IN和所述同步控制板输出的控制信号控制下，实现对多路模拟信号的AD同步采集；

所述同步控制板分别与每块采集板相连接，为每块采集板提供时序一致的同步控制信号SYNC_IN和与所述AD外部采样时钟同源的同步参考时钟SYNC_REFCLK_OUT，使K块采集板间实现多路AD同步采集；

所述的每一块采集板都包括FPGA_a、AD电路和时钟产生芯片；

所述FPGA_a在所述同步控制板输出的同步控制信号SYNC_IN和同步参考时钟SYNC_REFCLK_OUT的控制下，输出配置信号，配置时钟产生芯片和AD电路；

所述AD电路由N个并行连接的AD器件AD₁～AD_N组成，对N路模拟信号进行AD采样；

所述时钟产生芯片HM7043在FPGA_a的配置下，依据输入的所述AD外部采样时钟ADCLK_IN，输出AD同步采样所需的多路时钟信号，包括N路AD采样时钟和N路AD参考时钟；

所述同步控制板由时钟芯片和FPGA_b组成；

所述时钟芯片接收外部时钟输入信号SYNC_REFCLK_IN，产生同步参考时钟SYNC_REFCLK_OUT；分别输送到K块采集板和FPGA_b；所述SYNC_REFCLK_IN为产生所述AD外部采样时钟ADCLK_IN的本振时钟；

所述FPGA_b在SYNC_REFCLK_OUT的控制下，产生同步输入信号SYNC_IN分别输送到K块采集板。

2.根据权利要求1所述的同步采集电路，其特征在于，

所述AD外部采样时钟ADCLK_IN与N路AD采样时钟的频率相位均一致；N路AD采样时钟与N路AD参考时钟的相位一致。

3.根据权利要求2所述的同步采集电路，其特征在于，所述时钟产生芯片使用AD外部采样时钟ADCLK_IN对FPGA_a输出到时钟产生芯片的配置信号进行采样，在配置信号由高变低的时钟沿对输出的多路时钟信号进行同步，使N路AD采样时钟和N路AD参考时钟相位一致。

4.根据权利要求2所述的同步采集电路，其特征在于，所述FPGA_a在所述同步控制板输出的与采集板对应的同步触发信号SYNC_IN和同步参考时钟SYNC_REFCLK_OUT的控制下，通过N路SPI控制接口、JESD204B高速串行接口和链路初始化信号控制所述采集板中AD器件的AD₁～AD_N进行数据采样。

5.根据权利要求4所述的同步采集电路，其特征在于，所述链路初始化信号为N路JESD204B高速串行接口的初始化信号，当所述N路链路初始化信号由低变高时，AD器件AD₁～AD_N与FPGA_a进行N路JESD204B高速串行接口的初始化；初始化成功后，N路JESD204B高速串行接口传输AD采样数据；N路SPI控制接口用来调整AD器件AD₁～AD_N中N路AD参考时钟延时器参数。

6.根据权利要求1所述的同步采集电路，其特征在于，

同步参考时钟SYNC_REFCLK_OUT的频率为所述AD外部采样时钟ADCLK_IN频率的1/128，同步参考频率SYNC_REFCLK_OUT的相位与外部时钟输入信号SYNC_REFCLK_IN一致；

同步输入信号SYNC_IN为一个单脉冲，脉冲宽度为SYNC_REFCLK_OUT时钟周期；所述同步输入信号SYNC_IN在同步参考频率SYNC_REFCLK_OUT时钟的下降沿输出到K块采集板进行同步。