[发明专利]基于JESD204B的板间高速AD同步采集电路及同步方法

说明书

本发明提出一种基于JESD204B的板间高速AD同步采集电路及同步方法，采集电路包括同步控制板和K块采集板，所述同步控制板分别与每块采集板相连接，为每块采集板提供时序一致的同步控制信号和与AD外部采样时钟同源的同步参考时钟，使K块采集板间实现同步多路AD采集。采集电路采用了模块化设计，可进行多板重复堆叠；适用范围广，适用于任何基于JESD204B的ADC芯片；电路简单、有效、可靠，有效解决了系统小型化与系统性能指标要求逐步提升的矛盾。

技术领域

本发明属于信号处理技术领域，具体涉及一种基于JESD204B的板间高速AD同步采集电路及同步方法。

背景技术

传统采样数据采用多路数据线并行传输方式，易受码间同步及串扰影响，且PCB布线复杂，已难以满足多通道、高宽带、小型化数传终端需求。目前，模数转换器(ADC)正经历从并行LVDS(低压差分信号)和CMOS数字接口到高速串行接口的转变。

JESD204B是一种高速串行接口协议，多用于高速模数转换器与后端数字信号处理设备间的数据传输，较相同性能指标下，采用JESD204B协议的模数转换器(ADC)较传统并行模数转换器尺寸缩小了75％，该协议由JESD204和JESD204A协议基础上发展而来，作为第3代高速串行转换器接口协议，具有前两代不同的优势，它能够确立系统中每个转换器的确定性延迟，多路ADC采集系统更易于搭建。

随着系统小型化需求的增强，采用传统的多路数据线并行的ADC数据传输方式已往往无法满足的系统的采样需求。

发明内容

针对上述问题，本发明提出一种基于JESD204B的板间高速AD同步采集电路及同步方法，解决了基于JESD204B的多路ADC板间同步采集的问题。

本发明的技术方案如下：

一种基于JESD204B的板间高速AD同步采集电路，包括同步控制板和K块采集板；

所述K块采集板结构相同，每块采集板有N个AD采集通道，在AD外部采样时钟ADCLK_IN和所述同步控制板输出的控制信号控制下，实现对多路模拟信号的AD同步采集；

所述同步控制板分别与每块采集板相连接，为每块采集板提供时序一致的同步控制信号SYNC_IN和与所述AD外部采样时钟同源的同步参考时钟SYNC_REFCLK_OUT，使K块采集板间实现多路AD同步采集。

进一步地，所述的每一块采集板都包括FPGA_a、AD电路和时钟产生芯片；

所述FPGA_a在所述同步控制板输出的同步控制信号SYNC_IN和同步参考时钟SYNC_REFCLK_OUT的控制下，输出配置信号，配置时钟产生芯片和AD电路；

所述AD电路由N个并行连接的AD器件AD₁～AD_N组成，对N路模拟信号进行AD采样；

所述时钟产生芯片HM7043FPGA_a的配置下，依据输入的所述AD外部采样时钟ADCLK_IN，输出AD同步采样所需的多路时钟信号，包括N路AD采样时钟和N路AD参考时钟。

进一步地，所述AD外部采样时钟ADCLK_IN与N路AD采样时钟的频率相位均一致；N路AD采样时钟与N路AD参考时钟的相位一致。

进一步地，所述时钟产生芯片使用AD外部采样时钟ADCLK_IN对FPGA_a输出到时钟产生芯片的配置信号进行采样，在配置信号由高变低的时钟沿对输出的多路时钟信号进行同步，使N路AD采样时钟和N路AD参考时钟相位一致。