[发明专利]包含IP/Memory时序路径的spice仿真方法有效
| 申请号： | 201711392262.7 | 申请日： | 2017-12-21 |
| 公开（公告）号： | CN107844678B | 公开（公告）日： | 2020-05-12 |
| 发明（设计）人： | 杨自锋;郭超 | 申请（专利权）人： | 北京华大九天软件有限公司 |
| 主分类号： | G06F30/3312 | 分类号： | G06F30/3312;G06F30/367;G06F30/398 |
| 代理公司： | 北京德崇智捷知识产权代理有限公司 11467 | 代理人： | 王金双 |
| 地址： | 100102 北京*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 包含 ip memory 时序 路径 spice 仿真 方法 | ||
1.一种包含IP/Memory时序路径的spice仿真方法，包括以下步骤：
（1）读取当前工艺条件下的包含IP/Memory的时序库文件，分析每个IP输入、输出引脚的时序沿；
（2）读取关键路径以及对应的Spice Deck文件，找出关键路径上的IP/Memory器件；
（3）根据Spice deck中的时序沿，从时序库文件中给定的二维表信息建立Verilog-A模型，得到器件的延时以及输出的跳变值
或从时序库文件中获取引脚上的电容值，加入到spice中；
（4）将所述Verilog-A 模型代入Spice Deck，从而仿真整条路径，
步骤（3）所述根据Spice deck中的时序沿，从时序库文件中给定的二维表信息来建立Verilog-A模型，得到器件的延时以及输出的跳变值的步骤，包括，
当IP/Memory在时序路径的起始点或中间节点时，根据Spice deck中的时序沿，从时序库文件中给定的二维表信息建立Verilog-A模型；
利用所述Verilog-A模型，计算出整个器件的延时以及输出的跳变值，作为下一级器件的输入值，或者
当IP/Memory在时序路径的结束点时，从时序库文件中获取引脚上的电容值，加入到spice中。
2.根据权利要求1所述的包含IP/Memory时序路径的spice仿真方法，其特征在于，所述建立Verilog-A模型，进一步包括以下步骤：
抽取出器件的时序路径信息，将非直接相连的引脚设置为固定电平值；
根据输入跳变值和输出负载的二维表建立Verilog-A模型。
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