[发明专利]包含IP/Memory时序路径的spice仿真方法

说明书

一种包含IP/Memory时序路径的spice仿真方法，包括以下步骤：读取当前工艺条件下的包含IP/Memory的时序库文件，分析每个IP/Memory输入、输出引脚的时序沿；读取关键路径以及对应的Spice Deck文件，找出关键路径上的IP/Memory器件；根据Spice deck中的时序沿，从时序库文件中给定的二维表信息建立Verilog‑A模型，得到器件的延时以及输出的跳变值再从时序库文件中获取引脚上的电容值，加入到spice中；将所述Verilog‑A模型代入Spice Deck，从而仿真整条路径。本发明的方法，在不影响精度的前提下可以显著加快仿真的速度。从而使得仿真多条包含IP/Memory路径，在实际应用可以被广大工程师接受。

技术领域

本发明涉及电子设计自动化EDA技术领域，特别是涉及一种包含IP/Memory时序路径的spice仿真方法。

背景技术

在集成电路设计的过程中，时序的分析及签核（sign-off）通常使用静态时序分析（STA）来完成，但是在工艺越来越先进的情况下，STA的结果会变得不合理，尤其是不能准确的反应出工艺的偏差，从而会影响到整个芯片设计周期以及最终产品的良率。

针对上述的问题，越来越多的工程师采用spice仿真的方式来完成时序的分析以及sign-off。通过对关键路径的仿真来确保整个芯片的时序质量，此外还可以在任意电压下仿真，其准确性及灵活性方面较STA方式都有明显的优势。

然而，现有的spice仿真也存在明显不足，如速度普遍较慢，需要的spice 网表不容易产生，此外对于存在IP/Memory的时序路径无法仿真等。尤其是第三项，其原因在于IP的完整电路网表很多时候都不提供，而且即使提供也无法对整条的时序路径进行仿真。这就在很大程度上制约了spice仿真的应用。

发明内容

为了解决现有技术存在的不足，本发明的目的在于提供一种包含IP/Memory时序路径的spice仿真方法，通过将时序库文件中IP/Memory相关数据提取出来，产生spice仿真所需信息，从而可以快捷实现整条时序路径的仿真。

为实现上述目的，本发明提供的包含IP/Memory时序路径的spice仿真方法，包括以下步骤：

（1）读取当前工艺条件下的包含IP/Memory的时序库文件，分析每个IP输入、输出引脚的时序沿；

（2）读取关键路径以及对应的Spice Deck文件，找出关键路径上的IP/Memory器件；

（3）根据Spice deck中的时序沿，从时序库文件中给定的二维表信息来产生Verilog-A模型，得到器件的延时以及输出的跳变值或从时序库文件中获取引脚上的电容值，加入到spice中；

（4）将所述Verilog-A 模型代入Spice Deck，从而仿真整条路径。

进一步地，步骤（3）所述根据Spice deck中的时序沿，从时序库文件中给定的二维表信息来产生Verilog-A模型，得到器件的延时以及输出的跳变值的步骤，包括，

当IP/Memory在时序路径的起始点或中间节点时，根据Spice deck中的时序沿，从时序库文件中给定的二维表信息建立Verilog-A模型；

利用所述Verilog-A模型，计算出整个器件的延时以及输出的跳变值，作为下一级器件的输入值。

进一步地，步骤（3）所述从时序库文件中获取引脚上的电容值，加入到spice中的步骤，包括，当IP/Memory在时序路径的结束点时，从时序库文件中获取引脚上的电容值，加入到spice中。

更进一步地，所述建立Verilog-A模型，进一步包括以下步骤：

抽取出器件的时序路径信息，将非直接相连的引脚设置为固定电平值；