[发明专利]薄金铜合金线及其制造方法

说明书

一种薄金铜合金线，其特征在于包括芯线、包覆在芯线外面的钯预镀层以及包覆在钯预镀层外面的金包覆层；所述芯线按重量计含有Pd 0.1‑3%，微量添加元素1‑300 ppm，余量为铜；所述微量添加元素是Ca、In、Co、Be、Ga、Mg、Ce、Ni、Pt和Al中的一种或其中两种以上的组合；所述钯预镀层的厚度为1‑40 nm，金包覆层的厚度为1‑30 nm。本发明还提供上述薄金铜合金线的一种制造方法。本发明的薄金铜合金线具有优异的作业性和可靠性，成本较低，且拆封后寿命长。

技术领域

本发明涉及IC、LED封装用的键合丝，具体涉及一种薄金铜合金线及其制造方法。

背景技术

键合丝（bonding wire，又称键合线）是连接芯片与外部封装基板（substrate）和/或多层线路板（PCB）的主要连接方式。键合丝的发展趋势，从产品方向上，主要是线径细微化、高车间寿命（floor life）以及高线轴长度；从化学成分上，主要有铜线（包括裸铜线、镀钯铜线、闪金镀钯铜线）在半导体领域大幅度取代金线，而银线和银合金线在LED以及部分IC封装应用上取代金线。由于电子产品小型化和细薄化的发展要求，半导体行业通过芯片厚度减薄(Wafer thinning)、封装采用芯片堆栈(Die stacking)、倒装芯片(flip chip)、晶圆级封装（wafer level packaging）、2.5D和3D封装等方法来应对，然而传统的键合封装（wire bonding）仍然是主流封装形式。

现有一种镀钯镀金铜线，包括芯线、包覆在芯线外面的钯预镀层以及包覆在钯预镀层外面的金包覆层，芯线采用纯铜制成。这种镀钯镀金铜线为了保证良好的作业性和可靠性，需要包覆厚度较厚的钯预镀层和金包覆层，其中钯预镀层的厚度为50-120nm，金包覆层的厚度为35-60nm，以致制造成本过高，缺乏市场竞争力。

发明内容

本发明所要解决的技术问题是提供一种薄金铜合金线以及这种薄金铜合金线的制造方法，这种薄金铜合金线具有优异的作业性和可靠性，且成本较低。采用的技术方案如下：

一种薄金铜合金线，其特征在于包括芯线、包覆在芯线外面的钯预镀层以及包覆在钯预镀层外面的金包覆层；所述芯线按重量计含有Pd 0.1-3%，微量添加元素1-300 ppm，余量为铜；所述微量添加元素是Ca、In、Co、Be、Ga、Mg、Ce、Ni、Pt和Al中的一种或其中两种以上的组合；所述钯预镀层的厚度为1-40 nm，金包覆层的厚度为1-30 nm。

优选上述钯预镀层的厚度为5-15 nm，金包覆层的厚度为10-20 nm。

通常，上述钯预镀层是纯度为99%以上的钯层（例如钯预镀层的成分是纯度为99-99.99%的钯），金包覆层是纯度为99%以上的金层（例如金包覆层的成分是纯度为99-99.99%的金）。

本发明的薄金铜合金线中，芯线中加入含量0.1-3%的钯（Pd），能有效地改善线材的抗氧化和抗硫化性能，并改善封装产品在热冲击试验中的可靠性；适量的微量添加元素用以改进线材的机械性能，其中Ca、In、Ga、Mg、Ce、Ni能有效提升金合金的焊线作业性，能增强线材与芯片及基板的粘附性能，提升信赖性能；Co、Be、Pt、Al等能提高金合金线材的再结晶温度，提升线材在高温环境下的耐疲劳性，有效降低颈部断线的几率。由于线材表面包覆有金包覆层，可有效提升线材与芯片及基板的接合能力，有效提升可靠性。处在芯线与金包覆层之间的钯预镀层，是一良好的附着层，紧密接合线材，并提升老化能力。

本发明还提供上述薄金铜合金线的一种制造方法，其特征在于包括下述步骤：

（1）熔铸：按比例将Pd和微量添加元素加入到铜原料中，经过真空熔炼和定向连续引铸工艺，获得直径为6－8毫米的芯线线材；

（2）拉丝：对步骤（1）得到的芯线线材进行拉丝，获得直径为50-280um（微米）的芯线；