[发明专利]一种基于新型CHSI接口优化的FPGA数据处理方法及系统

权利要求书

1.一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于包括：

步骤1：根据CHSI输出和输入时序处理的特点，设计高精度差分本振时钟源，并输送至现场可编程逻辑阵列FPGA的全局时钟单元；

步骤2：根据输送至现场可编程逻辑阵列FPGA全局时钟单元的差分本振时钟源信号，调用FPGA内部时钟锁相环模块对差分本振时钟源进行倍频、整形处理，产生CHSI输出时序的主处理时钟和CHSI输入时序的主处理时钟；

步骤3：用产生的CHSI输出时序的主处理时钟，作为优化CHSI输出时序处理的内部基准时钟，输送至CHSI输出时序处理单元；

步骤4：用CHSI输出时序处理的主处理时钟，按照外部发送数据请求和数据输入，根据CHSI输出时序特征和数据帧结构，结合状态转换控制，分别生成发送的TTL时钟信号和TTL数据信号，并输送至TTL/差分转换电路；

步骤5：经TTL/差分转换电路和阻抗匹配电路处理，将发送的TTL时钟信号和TTL数据信号转变为发送的差分时钟信号和差分数据信号；

步骤6：发送CHSI的差分时钟信号和差分数据信号；

步骤7：用步骤2产生的CHSI输入时序的主处理时钟，作为优化CHSI输入时序处理的内部基准时钟，输送至CHSI输入时序处理单元；

步骤8：经差分/TTL转换电路和阻抗匹配电路处理，将外部以CHSI输入时序为特征并以差分信号接收的时钟信号和数据信号转换为接收的TTL时钟信号和TTL数据信号进行输送；

步骤9：用CHSI输入时序处理的主处理时钟，根据CHSI输入时序特征和数据帧结构，结合状态转换控制，对接收的TTL时钟信号和TTL数据信号进行判断和采样处理；

步骤10：发送CHSI输入的采样数据。

2.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤1中设计高精度差分本振时钟源为32MHz，其参数要求为：差分时钟频率32MHz±1％，时钟对称度50％±10％，T_建立时间＝10ns，T_保持时间＝10ns，T_上升沿＝[Min＝1ns,Max＝7ns],T_下降沿＝[Min＝1ns,Max＝7ns]。

3.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤2具体包括：

步骤21：利用FPGA内部时钟锁相环模块对接收的32Mhz差分本振时钟源进行整形和相位同步，产生CHSI输出时序的主处理时钟32MHz；

步骤22：利用FPGA内部时钟锁相环模块对接收的32Mhz差分本振时钟源进行2倍频，产生CHSI输入时序的主处理时钟64MHz。

4.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤4具体包括：

步骤41：用输出时序的主处理时钟32MHz，利用FPGA内部时钟锁相环技术调用同步FIFO模块，根据32MHz的输出时序的主处理时钟的触发，首先将待发送数据写入FIFO模块中，等待发送命令，处于发送等待状态；

步骤42：接收到发送命令后，启动CHSI输出时序，将数据提取到发送缓存，处于数据发送状态，在数据发送状态中根据CHSI输出时序特征和数据帧结构，生成发送的TTL时钟信号和TTL数据信号，并输送至TTL/差分转换电路；

步骤43：判断FIFO的待发送数据是否为空，如果为空，表示数据发送结束，进入发送停止状态；否则，再从FIFO模块提取数据至发送缓存，继续进行数据发送；

步骤44：数据发送结束后，将状态转移为发送等待状态。

5.根据权利要求1所述的一种基于新型CHSI接口优化的FPGA数据处理方法，其特征在于所述步骤5和步骤8中，所述时钟信号和数据信号的转换是同时进行的，所述阻抗匹配电路均进行了抗信号干扰和抗浪涌设计。