[发明专利]一种基于新型CHSI接口优化的FPGA数据处理方法及系统

说明书

本发明属于西方体制敌我识别数字信号处理领域，涉及一种基于新型CHSI接口优化的FPGA数据处理方法及系统，旨在用以改善现有技术中存在的误码率高，数据传输可靠性和实时处理效率低等问题。本发明主要包括：首先根据CHSI接口输出和输入时序处理的特点，设计高精度差分本振时钟源；然后由现场可编程逻辑阵列FPGA内部时钟锁相环产生CHSI接口输出和输入时序处理的基本时钟；最后根据给出的CHSI接口传输电路及时序处理的优化方法，并结合时序特征、数据帧结构和状态转换控制，分别对CHSI接口输出和输入时序的数据进行处理。

技术领域

本发明属于西方体制敌我识别数字信号处理领域，涉及一种FPGA数据处理方法及系统，尤其涉及一种基于新型CHSI接口优化的FPGA数据处理方法及系统。

背景技术

在现代信息化战争中,传统敌我识别作战平台面临着更加复杂的电磁环境，以及日益增多的目标威胁,其生存能力和作战性能受到严重的挑战和考验。为了应对这一情况,北约国家将作战平台抗干扰性能和高保密性能作为技术发展方向。自海湾战争和伊拉克战争后，西方体制的敌我识别体系发展方向将研究重点从传统的“地对空”和“空对空”识别转向海、陆、空三军联合作战平台全域的识别体系，以增强参战各国作战平台的通用性，最低程度减少误伤。如何在复杂的作战环境和恶劣条件下，保证各作战指挥中心、不同平台的武器装备间数据通信的可靠传输，成为各国作战平台设备中需要解决的问题。

敌我识别器通过“询问-应答”通信来判断战场上识别目标的敌我属性,在现代信息化战争中扮演着极其重要的角色。北约国家的Mark XIIA新型敌我识别器系列装备中采用了一种新型的串行接口CHSI(Crypto Host Serial Interface)，并将该CHSI接口应用于询问作战平台与加密设备、应答作战平台与加密设备、测试平台与加密设备间的基带数据通信中。

CHSI串行接口的实时传输率为16Mbit/S，由内部基准时钟32MHz产生，主、从通信设备之间的数据报文的发送和接收分别通过两组独立的信号线进行独立传输，每组信号线两个，一个是时钟线Clock，另外一个是数据线Data；电气特性为TTL电平。CHSI串行数据帧结构特点为，按整个数据帧从左到右的顺序，首个字节表示数据包的路由，分为两组，高位4比特表示信宿，低位4比特表示信源；第二个字节表示数据包标识，分为两组，高位4比特表示消息类别，低位4比特表示消息编号；第三个字节表示消息内容长度，即从0至256个字节，消息长度是整数个字节；第四部分为消息内容字段，从0至256个字节，每个字节内部从左至右为Byte1(bit0…bit7)…Byte256(bit0…bit7)排列；最后两个字节为CRC字段，选用的CRC校验多项式为X16+X12+X5+1,占16比特。

而在实际工程应用中，现有技术Mark XIIA相关技术标准中提出的CHSI通信方式，其时钟信号和数据信号均采用TTL电平信号，在西方体制敌我识别系统主机(询问机、应答机)与加密设备之间的数据传输过程中易受主机内信号或其他外部信号的干扰，导致如信号的幅度和相位突变等突发性传输错误的发生，使得传输不可靠，误码率较高，影响了实时处理的效率。特别是当设备应用在复杂的电磁环境中时，信号幅度和相位突变的不稳定传输现象更加明显，甚至有直接导致通信传输失败的现象，严重影响了敌我识别系统的性能。

发明内容

本发明所要解决的技术问题是：针对上述存在的问题，提供一种基于新型CHSI接口优化的FPGA数据处理方法及系统，首先根据CHSI接口输出和输入时序处理的特点，设计高精度差分本振时钟源；然后由现场可编程逻辑阵列FPGA内部时钟锁相环产生CHSI接口输出和输入时序处理的基本时钟；最后根据给出的CHSI接口传输电路及时序处理的优化方法，并结合时序特征、数据帧结构和状态转换控制，分别对CHSI接口输出和输入时序的数据进行处理，从而大大改善了现有技术中存在的误码率高，数据传输可靠性和实时处理效率低等问题，降低了误码率，提高了数据传输可靠性和实时处理效率。

本发采用的技术方案如下：