[发明专利]一种MIPI接口的D-PHY电路

说明书

本发明公开了一种MIPI接口的D‑PHY电路，包括主控模块、受控模块、内部数据源产生模块、配置寄存器，所述主控模块和受控模块分别连接配置寄存器，所述主控模块连接内部数据源产生模块，所述主控模块和受控模块中均包括时钟通道和数据通道，所述主控模块和受控模块中的时钟通道和数据通道中均含有检错单元。本发明提供的一种MIPI接口的D‑PHY电路，采用检错电路，对主控模块和受控模块的信号都进行了检错，并且高速串并和并串转换采用数字电路实现，减小了D‑PHY电路面积，使得电路的复杂度变低。

技术领域

本发明涉及数字电路领域，具体涉及一种MIPI接口的D-PHY电路。

背景技术

MIPI不只是一个联盟也是一套接口协议规范的名称。它下辖不同的工作组(WorkGroup)，以满足移动终端各个子系统的不同需求。不同的工作组负责制定具体的协议，并分别针对不同的硬件设备定义了一套移动设备内部接口标准，比如摄像头串行接口CSI、显示串行接口DSI、射频接口DigRF等。

D-PHY，是MIPI协议中的一项，D-PHY提供了对串行显示接口(DSI)和串行摄像头接口(CSI)在物理层上的定义D-PHY描述了源同步，高速，低功耗的物理层。目前的DPHY模块都是和对应的外部数据源controller配套的，单独的DPHY模块相互之间的信号传递兼容性太差，并且不能检测接收信号的内容，当接收信号出现错误时，容易造成整个电路的混乱。

DPHY中串并转换和并串转换是整个MIPI模块时钟最快的部分，按照1.5Gbit/通道的传输速率设计，此处的DDR时钟速率为750MHz，因此也是整个电路中的最关键部分，对于整个电路能否工作在高速模式至关重要。大多采用模拟电路搭建电路的方法，但是模拟电路搭建设计复杂，功耗高。

发明内容

本发明所要解决的技术问题是提供一种MIPI接口的D-PHY电路，采用检错电路，对主控模块和受控模块的信号都进行了检错，并且高速串并和并串转换采用数字电路实现，减小了D-PHY电路面积，使得电路的复杂度变低。

为了实现上述目的，本发明采用如下技术方案：一种MIPI接口的D-PHY电路，包括主控模块、受控模块、内部数据源产生模块、配置寄存器，所述主控模块和受控模块分别连接配置寄存器，所述主控模块连接内部数据源产生模块，所述主控模块和受控模块中均包括时钟通道和数据通道，所述主控模块和受控模块中的时钟通道和数据通道中均含有检错单元。

进一步地，所述主控模块中含有1-4个数据通道。

进一步地，所述受控模块中含有1-4个数据通道。

进一步地，所述配置寄存器包括I2C接口配置寄存器和APB总线配置寄存器。

进一步地，所述时钟通道和数据通道中均包括计数器单元、状态机单元、检错单元和输出单元，所述状态机单元的三端分别连接计数器单元、检错单元和输出单元。

进一步地，所述状态机单元包括高速状态和超低功耗状态。

进一步地，所述检错单元检测到数据通道或者时钟通道中的信号发生错误时，保持整个时钟通道或者数据通道处于停止状态。

进一步地，所述输出单元中包括串并转换子单元和并串转换子单元，所述串并转换子单元和并串转换子单元均采用数字电路实现。

进一步地，所述串并转换子单元和并串转换子单元含有两个4位移寄存器，这两个移位寄存器一个工作在双边沿采样高速模式I相位时钟的时钟上升沿采样，另一个工作在双边沿采样高速模式Q相位时钟的时钟上升沿采样，双边沿采样高速模式I相位时钟和双边沿采样高速模式Q相位时钟的相位为互补关系，使得两个移位寄存器中的数据交叉组合就得到8-bit并行数据。