[发明专利]一种芯片多源时钟树的主干网络

说明书

本发明涉及集成电路技术领域，特别涉及一种芯片多源时钟树的主干网络。根据本发明实施例提供的一种芯片多源时钟树的主干网络，位于时钟线区域的主干网络中的时钟主干线为H型分布的时钟主干线，由于H型主干线网络所具有的电容远小于网格状主干线网络的电容，在使用中H型时钟主干线的功耗较小，若在多源时钟树结构中采用上述主干网络能够降低时钟功耗，能够降低芯片整体功耗。

技术领域

本发明涉及集成电路技术领域，特别涉及一种芯片多源时钟树的主干网络。

背景技术

当前的集成电路大多数是CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺的同步时序数字电路芯片，这种芯片中必然包含有时钟信号，其中时钟信号通过多源时钟树结构传输至芯片上的电子器件。

如图1所示，目前的多源时钟树结构采用Mesh(网格)结构作为主干线101，传输Mesh驱动器102输出的时钟信号，并向下一级时钟驱动器103和下级时钟树输出时钟信号，其中Mesh结构具有规则排列的网格，容易进行主干线网络的扩展。然而，网格状的Mesh结构具有较高的电容，导致时钟主干线网络结构在使用中产生的功耗过高，不符合当前降低芯片功耗的发展趋势。

综上，现有技术中多源时钟树主干线的Mesh结构功耗过高，不利于降低芯片整体功耗。

发明内容

本发明提供一种芯片多源时钟树的主干网络，用以解决现有技术中存在的多源时钟树主干线的Mesh结构功耗过高，不利于降低芯片整体功耗的问题。

本发明提供的一种芯片多源时钟树的主干网络，包括位于芯片的时钟线区域的时钟缓冲器、时钟主干线和输出节点：

所述时钟缓冲器位于所述时钟主干线上，用于将时钟信号输出至所述时钟主干线；

所述输出节点位于所述时钟主干线的终点，用于将所述时钟主干线传输的时钟信号输入至下一级时钟树的主干网络；

其中，所述时钟主干线为H型分布的时钟主干线。

可选地，所述时钟主干线为中心对称的H型分布的时钟主干线。

可选地，所述时钟缓冲器为至少一对，每一对所述时钟缓冲器轴对称地分布于H型时钟主干线上。

可选地，所述输出节点为至少一个，所述输出节点分别位于所述时钟线区域平均分成的N个目标区域中的部分或全部目标区域的中心。

可选地，N为4，每一个所述目标区域的长为所述时钟线区域的长的2分之一，所述目标区域的宽为所述时钟线区域的宽的2分之一。

可选地，所述输出节点为4个。

可选地，所述时钟缓冲器为多个同源时钟缓冲器。

可选地，所述输出节点为时钟缓冲器。

根据本发明实施例提供的一种芯片多源时钟树的主干网络，其中位于时钟线区域的主干网络中的时钟主干线为H型分布的时钟主干线，由于H型主干线网络所具有的电容远小于网格状主干线网络的电容，在使用中H型时钟主干线的功耗较小，若在多源时钟树结构中采用上述主干网络能够降低时钟功耗，能够降低芯片整体功耗。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中多源时钟树的结构示意图；

图2为本发明实施例提供的一种芯片多源时钟树的主干网络的结构示意图；