[发明专利]半导体器件结构及其制造方法

说明书

本发明提供一种半导体器件结构及其制造方法，半导体器件结构包括半导体衬底、字线、位线及导电栓塞。半导体衬底内形成有若干个浅沟槽隔离结构，浅沟槽隔离结构在半导体衬底内隔离出若干个间隔排布的有源区，字线位于半导体衬底内，位线位于半导体衬底上。每一位线具有第一部分、第二部分及第三部分，有源覆盖层位于半导体衬底上，导电栓塞包括位于相邻位线之间的填充部及自填充部的侧壁延伸至位线第三部分下方的有源区上的延伸部。本发明通过在位于位线之间的导电栓塞填充部下方增设延伸至位于位线第三部分下方的有源区上的延伸部，可以大大增加导电栓塞与有源区的接触面积，有效改善导电栓塞的电阻，进而提高半导体器件的良率及性能。

技术领域

本发明属于半导体制造技术领域，特别是涉及一种半导体器件结构及其制造方法。

背景技术

随着半导体器件尺寸缩小，接触孔与有源区的接触面积越来越小，尤其是在类似与3×2单元(cell)的结构中，由于位线关键尺寸(CD)的增大或发生错位(即所述位线有些部分同时位于有源区及浅沟槽隔离结构的上方，而并非与有源区上下完全对应)，这就使得位于所述位线与该部分所述有源区相连接的接触孔刻蚀后与有源区接触的面积变小，甚至会使得接触孔不能与有源区接触，从而使得在接触孔中形成的导电栓塞的电阻变大或无法电导通，从而影响半导体器件结构的性能及良率。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制造方法，用于解决现有技术中位线发生错位或位线关键尺寸变大后使得位于位线之间的导电栓塞与有源区接触的面积变小，进而使得导电栓塞的电阻变大，从而影响半导体器件结构良率及性能的问题。

为实现上述目的及其它相关目的，本发明提供一种半导体器件结构，所述半导体器件结构包括：

半导体衬底，所述半导体衬底内形成有若干个浅沟槽隔离结构，所述浅沟槽隔离结构在所述半导体衬底内隔离出若干个间隔排布的有源区；

若干个平行间隔排布的字线，位于所述半导体衬底内，所述字线的延伸方向与所述有源区的延伸方向成第一角度；

若干个平行间隔排布的位线，位于所述半导体衬底上；所述位线的延伸方向与所述有源区的延伸方向成第二角度，且与所述字线延伸的方向成第三角度，其中，所述第三角度大于所述第一角度且大于所述第二角度；每一所述位线具有第一部分、第二部分及第三部分；其中，沿着所述位线的延伸方向，所述位线的第一部分位于同一所述有源区中相邻所述字线之间且与所述有源区交迭的区域上；所述位线的第二部分位于所述字线上；所述位线的第三部分位于不同所述有源区之间的相邻所述字线之间，且所述位线的第三部分交迭于相邻所述有源区之间的所述浅沟槽隔离结构交迭的区域上，所述位线的第三部分在所述半导体衬底上的正投影还局部覆盖所述浅沟槽隔离结构两侧所述有源区的部分区域；沿所述字线的延伸方向，所述位线的第一部分与相邻的另一所述位线的第三部分同位于两相邻所述字线间的同一间隔中；

有源覆盖层，位于所述半导体衬底上，且至少位于所述位线的第三部分与所述浅沟槽隔离结构之间；

导电栓塞，所述导电栓塞具有填充部以及由所述填充部侧向延伸的延伸部，其中，至少一所述导电栓塞的所述填充部位于所述半导体衬底上且在所述位线的第三部分和相邻所述位线的第一部分之间，以电连接被所述位线的第三部分局部遮盖的所述有源区；所述延伸部由所述填充部的侧壁延伸至所述位线的第三部分下方的所述有源区内上。

作为本发明的一种优选方案，依据所述字线的延伸方向，相邻所述位线之间的宽幅间距大于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸，且小于所述浅沟槽隔离结构沿所述字线延伸方向的宽度尺寸加上所述有源区沿所述字线延伸方向的宽度尺寸的两者和。

作为本发明的一种优选方案，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的导线黏附层、导线主体层及顶层介质层。