[发明专利]一种亚阈值电路的优化方法及系统

说明书

本发明实施例公开了一种亚阈值电路的优化方法，包括：确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；将单位D触发器按行分组，组内的单位D触发器连接同一时钟信号；将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。本发明提高了亚阈值电路时钟网络的频率特性，同时降低时钟网络的功耗，并减小电路的面积，进一步提高了亚阈值电路的性能。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种亚阈值电路的优化方法及系统。

背景技术

亚阈值电路是指工作电压低于晶体管器件阈值电压的数字逻辑电路，由于电路工作在亚阈值区域，可以大幅降低电路的动态功耗和静态功耗。

然而，随着集成电路技术的不断发展，人们对电路的性能提出了更高的要求，希望电路的功耗越小且速度更快。如何在亚阈值电路的设计中，进一步提高电路速度、降低功耗，是亚阈值电路设计中进一步需要解决的问题。

发明内容

本发明提供了一种亚阈值电路的优化方法及系统，提高亚阈值电路的频率特性，同时降低该亚阈值电路的功耗。

本发明提出了一种亚阈值电路的优化方法，包括：

确定亚阈值逻辑门网表中的单位D触发器，单位D触发器具有一位数据输入；

将单位D触发器进行分组，组内的单位D触发器连接同一时钟信号；

将组内的单位D触发器替换为多位D触发器，以获得优化的亚阈值逻辑门网表，其中，所述多位D触发器包括多个独立的单位D触发主电路和一个时钟信号电路，所述时钟信号电路为所述多个独立的单位D触发主电路提供时钟信号，每个所述单位D触发主电路分别与所述时钟信号电路构成一个单位D触发器。

可选地，所述将单位D触发器进行分组，包括：

根据亚阈值逻辑门网表建立有向图，通过有向图进行信号流分析，确定各单位D触发器在信号流方向上的顺序；

按照信号流的顺序将单位D触发器分组，组内的单位D触发器信号流方向一致且连接同一时钟信号。

可选地，将单位D触发器按行进行分组。

可选地，所述将单位D触发器按行进行分组，包括：

根据亚阈值逻辑门网表确定亚阈值电路布局；

根据亚阈值电路布局，将同一行上的D触发器按照相对位置关系分组，同时，组内的D触发器连接同一时钟信号。

可选地，所述确定亚阈值逻辑门网表中的单位D触发器，包括：

在逻辑门单元库中指定单位D触发器为特定的基本单元，亚阈值逻辑门网表中引用所述特定的基本单元的逻辑单元为单位D触发器。

可选地，所述确定亚阈值逻辑门网表中的单位D触发器，包括：

根据逻辑描述，从亚阈值逻辑门网表所使用的单元库中确定出单位D触发器的基本单元，在所述亚阈值网表中引用所述基本单元的逻辑单位为单位D触发器。

可选地，所述将组内的单位D触发器替换为多位D触发器之后，还包括：在多位D触发器的时钟信号输入端插入缓冲器单元，其中，所述缓冲器单元的输入端接所述时钟信号电路提供的时钟信号，所述缓冲器单元的输出端接所述多位D触发器的时钟输入信号端。

可选地，所述在多位D触发器的时钟信号输入端插入缓冲器单元之后，还包括：优化缓冲器单元内的器件尺寸。

此外，本发明还提供了一种亚阈值电路的优化系统，包括：