[发明专利]一种硅NPN型功率晶体管的封装制作方法有效
申请号: | 201711490822.2 | 申请日: | 2017-12-30 |
公开(公告)号: | CN108231612B | 公开(公告)日: | 2020-05-12 |
发明(设计)人: | 龚利汀;左勇强;易琼红 | 申请(专利权)人: | 无锡固电半导体股份有限公司 |
主分类号: | H01L21/60 | 分类号: | H01L21/60 |
代理公司: | 无锡市大为专利商标事务所(普通合伙) 32104 | 代理人: | 曹祖良 |
地址: | 214028 江*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一种 npn 功率 晶体管 封装 制作方法 | ||
本发明属于半导体器件封装技术领域,涉及一种硅NPN型功率晶体管的封装制作方法,具体步骤为:装片‑键合‑塑封‑后固化‑去溢料‑电镀锡‑切筋‑测试‑包装出库;本发明通过采用多点点锡技术和多点装片拔高技术,提升了芯片与引线框架的欧姆接触,使芯片下面无空洞,保证了功率晶体管二次击穿耐量及极高的可靠性。
技术领域
本发明涉及一种封装制造方法,尤其是一种硅NPN型功率晶体管的封装制作方法,属于半导体器件的封装技术领域。
背景技术
由于封装后的芯片在各种恶劣环境下的使用要求,需经受低温、高温、潮湿、盐雾等复杂严酷环境的考验,从而必须保证封装后芯片的高可靠性,传统芯片焊接到引线框架采用的单点点锡工艺及整形技术均达不到可靠性要求;同时,由于芯片金属层中的材料特性与焊料的材料特性的差异,导致在芯片粘片时焊料回流不充分,进而会导致翘片、空洞等问题,进一步导致二次击穿,影响功率晶体管的可靠性。
发明内容
本发明的目的是克服现有技术中存在的不足,提出了一种硅NPN型功率晶体管的封装制作方法,该方法通过采用多点点锡技术和多点装片拔高技术,提升了芯片与引线框架的欧姆接触,使芯片下面无空洞,保证了功率晶体管二次击穿耐量及极高的可靠性。
为实现以上技术目的,本发明的技术方案是:一种硅NPN型功率晶体管的封装制作方法,其特征在于,包括如下步骤:
步骤一. 装片:选取被封装芯片,将被封装芯片装到引线框架内;
步骤二. 键合:采用全自动超声键合,通过键合引线将芯片电极与引线框架的引线脚焊接;
步骤三. 塑封:采用高导热性能环氧树脂塑封模具,将被封装芯片上方包封起来,露出引线脚;
步骤四. 后固化,将塑封后的芯片放入恒温烘箱内进行固化;
步骤五. 去溢料;采用软化液进行飞边软化,然后在全自动高压喷淋设备中去除溢料;
步骤六. 电镀锡:在引线框架表面电镀一层锡;
步骤七. 切筋:采用两次分段式切筋,将若干个连在一起的引线框架分隔开;
步骤八. 测试后包装出库。
进一步地,所述步骤一中装片的具体过程为:
a. 升温过程:引线框架匀速进入自动装片机轨道,经过4段阶梯升温区,到达点锡区,温度升至焊料熔融温度370度;
b. 通过步进电机控制XY平台移动,使引线框架移动到点锡器下方,利用多点点锡技术,控制点锡器在引线框架上点五滴焊料;
c. 继续运送到达整型区,对焊料进行压模整型,形成焊料层;
d. 继续运送到达粘片区,采用焊接头上的橡胶吸嘴吸取被封装芯片,利用多点装片拔高技术,将被封装芯片通过焊料层焊接到引线框架上;
e. 继续运送到达降温区,进行阶梯降温,然后出料。
进一步地,所述多点装片拔高技术,具体为:
(1)焊接头带动被封装芯片快速到达焊料层表面上方45~55微米处;
(2)以垂直与焊料层表面的方向,继续慢速带动被封装芯片下压到焊料层表面;
(3)带动被封装芯片继续下压到焊料层表面下方18~22微米处;
(4)在设定的2ms内,焊接头快速带动被封装芯片垂直向上拔高18~22微米,到达焊料层表面;
(4)橡胶吸嘴关闭真空,释放被封装芯片。
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H01L 半导体器件;其他类目中不包括的电固体器件
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H01L21-02 .半导体器件或其部件的制造或处理
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