[实用新型]兼容8472协议、数字可编程的OLT收发一体芯片有效
| 申请号： | 201720571627.1 | 申请日： | 2017-05-22 |
| 公开（公告）号： | CN206759460U | 公开（公告）日： | 2017-12-15 |
| 发明（设计）人： | 李景虎;林安;涂航辉 | 申请（专利权）人： | 福建亿芯源半导体股份有限公司 |
| 主分类号： | H04B10/40 | 分类号： | H04B10/40;H04Q11/00 |
| 代理公司： | 哈尔滨市松花江专利商标事务所23109 | 代理人： | 刘士宝 |
| 地址： | 350009 福建省福州市台江区鳌峰*** | 国省代码： | 福建;35 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 兼容 8472 协议 数字 可编程 olt 收发 一体 芯片 | ||
1.兼容8472协议、数字可编程的OLT收发一体芯片，其特征在于，该芯片为基于EPON的兼容8472协议、数字可编程的OLT收发一体芯片，包括发射机和接收机，
所述发射机包括输入缓冲器Buffer、NPN晶体管Q1、NPN晶体管Q2、主I2C电路I2CMaster、从I2C电路I2C Slave、状态寄存器组SRS、模数转换器ADC、数模转换器组DACS、数模转换器DAC1、电压比较器COMP、计数器Counter、压控电流源VCCS1、压控电流源VCCS2和电阻R1；
输入缓冲器Buffer正相输入端连接芯片引脚发射机正输入端TX_INP，其反相输入端连接芯片引脚发射机负输入端TX_INN；
输入缓冲器Buffer正相输出端连接NPN晶体管Q2基极，其反相输出端连接NPN晶体管Q1基极；
NPN晶体管Q1的集电极连接芯片引脚发射机正输出端TX_OUTP；
NPN晶体管Q2的集电极连接芯片引脚发射机负输出端TX_OUTN；
NPN晶体管Q1的发射极同时连接NPN晶体管的Q2的发射极和压控电流源VCCS1正端；
从I2C电路I2C Slave的时钟信号端连接芯片时钟信号引脚SCL；
从I2C电路I2C Slave的一个数据信号端连接芯片的数据信号引脚SDA；
从I2C电路I2C Slave的另一数据信号端连接状态寄存器组SRS的输入输出端；
主I2C电路I2C Master的时钟信号端连接芯片时钟信号引脚EESCL；
主I2C电路I2C Master的一个数据信号端连接芯片的数据信号引脚EESDA；
主I2C电路I2C Master的另一个数据信号端连接状态寄存器组SRS的一个输入端；
模数转换器ADC的输出端连接状态寄存器组SRS的另一个输入端；
状态寄存器组SRS的一个输出端连接DAC1的数字信号输入端；
状态寄存器组SRS的另一个输出端连接数模转换器组DACS的一个数字信号输入端；
数模转换器DAC1的模拟信号输出端连接电压比较器COMP的正相输入端；
电压比较器COMP的反相输入端同时连接芯片引脚I_MON和电阻R1的一端；
电压比较器COMP的输出端连接计数器Counter的输入端；
计数器Counter的输出端连接数模转换器组DACS的另一个数字信号输入端；
数模转换器组DACS的两个模拟信号输出端分别连接压控电流源VCCS1的信号控制端和压控电流源VCCS2的信号控制端；
压控电流源VCCS2的正端连接芯片偏置电流引脚I_BIAS；
压控电流源VCCS1的负端、压控电流源VCCS2的负端和电阻R1的另一端同时连接GND；
所述接收机包括限幅放大器LA、带switch开关的输出缓冲器Buffer0、运算放大器LevelDetect、电压比较器COMP1、反相器Inverter；电阻Rref和电流源I1；
限幅放大器LA的正相输入端连接芯片引脚接收机正输入RX_INP，其反相输入端连接芯片引脚接收机负输入端RX_INN；
限幅放大器LA的正相输出端同时连接输出缓冲器Buffer0的正相输入端和运算放大器Level Detect的正相输入端；
限幅放大器LA的反相输出端同时连接输出缓冲器Buffer0的反相输入端和运算放大器Level Detect的反相输入端；
运算放大器Level Detect的输出端连接电压比较器COMP1的反相输入端；
电压比较器COMP1的正相输入端连接芯片内部判决LOS信号的阈值电压引脚LOSTH；
电压比较器COMP1的输出端连接芯片LOS信号输出引脚；
反相器Inverter的输入端连接接收机使能信号引脚EN；该引脚连接芯片LOS信号输出引脚；
反相器Inverter的输出端连接输出缓冲器Buffer0内部的switch开关；
输出缓冲器Buffer0的正相输出端连接芯片引脚接收机正输出端RX_OUTP；
输出缓冲器Buffer0的反相输出端连接芯片引脚接收机负输出端RX_OUTN；
电阻Rref的一端同时连接电流源I1正端和芯片参考电压引脚Vref；
电阻Rref的另一端连接电源VDD；
电流源I1的负端连接地。
2.兼容8472协议、数字可编程的OLT收发一体芯片，其特征在于，该芯片基于GPON的兼容8472协议、数字可编程的OLT收发一体芯片，包括发射机和接收机，
所述发射机包括输入缓冲器Buffer、NPN晶体管Q1、NPN晶体管Q2、主I2C电路I2CMaster、从I2C电路I2C Slave、状态寄存器组SRS、模数转换器ADC、数模转换器组DACS、数模转换器DAC1、电压比较器COMP、计数器Counter、压控电流源VCCS1、压控电流源VCCS2和电阻R1；
输入缓冲器Buffer正相输入端连接芯片引脚发射机正输入端TX_INP，其反相输入端连接芯片引脚发射机负输入端TX_INN；
输入缓冲器Buffer正相输出端连接NPN晶体管Q2基极，其反相输出端连接NPN晶体管Q1基极；
NPN晶体管Q1的集电极连接芯片引脚发射机正输出端TX_OUTP；
NPN晶体管Q2的集电极连接芯片引脚发射机负输出端TX_OUTN；
NPN晶体管Q1的发射极同时连接NPN晶体管的Q2的发射极和压控电流源VCCS1正端；
从I2C电路I2C Slave的时钟信号端连接芯片时钟信号引脚SCL；
从I2C电路I2C Slave的一个数据信号端连接芯片的数据信号引脚SDA；
从I2C电路I2C Slave的另一数据信号端连接状态寄存器组SRS的输入输出端；
主I2C电路I2C Master的时钟信号端连接芯片时钟信号引脚EESCL；
主I2C电路I2C Master的一个数据信号端连接芯片的数据信号引脚EESDA；
主I2C电路I2C Master的另一个数据信号端连接状态寄存器组SRS的一个输入端；
模数转换器ADC的输出端连接状态寄存器组SRS的另一个输入端；
状态寄存器组SRS的一个输出端连接DAC1的数字信号输入端；
状态寄存器组SRS的另一个输出端连接数模转换器组DACS的一个数字信号输入端；
数模转换器DAC1的模拟信号输出端连接电压比较器COMP的正相输入端；
电压比较器COMP的反相输入端同时连接芯片引脚I_MON和电阻R1的一端；
电压比较器COMP的输出端连接计数器Counter的输入端；
计数器Counter的输出端连接数模转换器组DACS的另一个数字信号输入端；
数模转换器组DACS的两个模拟信号输出端分别连接压控电流源VCCS1的信号控制端和压控电流源VCCS2的信号控制端；
压控电流源VCCS2的正端连接芯片偏置电流引脚I_BIAS；
压控电流源VCCS1的负端、压控电流源VCCS2的负端和电阻R1的另一端同时连接GND；
所述接收机包括幅放大器LA、输出缓冲器Buffer0、运算放大器Level Detect、电压比较器COMP1、反相器Inverter、选择器S、输出缓冲器Buffer1、同或门B、或门D、与门E；电容C1、电容C2、电阻R4、电阻R5、电阻R8、电阻R9、开关switch3、开关switch4；电阻Rref、电流源I1；
限幅放大器LA的正相输入端连接芯片引脚接收机正输入端RX_INP，其反相输入端连接芯片引脚接收机负输入端RX_INN；
限幅放大器LA的正相输出端同时连接输出缓冲器Buffer0的正相输入端和运算放大器Level Detect的正相输入端；
限幅放大器LA的反相输出端同时连接输出缓冲器Buffer0的反相输入端和运算放大器Level Detect的反相输入端；
运算放大器Level Detect的输出连接电压比较器COMP1的反相输入端；
电压比较器COMP1的正相输入端连接芯片内部判决LOS信号的阈值电压引脚LOSTH；
电压比较器COMP1的输出端连接与门E的一个输入端；
与门E的另一输入端连接芯片自动复位引脚AUTO RESET；
与门E的输出端连接或门D的一个输入端；
或门D的另一个输入端连接芯片手动复位引脚RESET；
或门D输出对输入到接收机的电平信号幅度判决结果，或门D的输出端同时连接反相器Inverter的输入端和选择器S的LOS信号端；
反相器Inverter的输出端连接选择器S的SD信号端；
选择器S的通道选择开关switch1同时连接同或门B的一个输入端和芯片外部电平选择引脚LOS/SDSEL；
选择器S的输出端连接输出缓冲器Buffer1的输入端；
输出缓冲器Buffer1的输出端连接芯片判决结果引脚LOS/SD；
同或门B的另一个输入端连接芯片引脚JAM，该引脚连接芯片判决结果引脚LOS/SD；
同或门B的输出端连接输出缓冲器Buffer0内部的switch开关；
电阻Rref的一端同时连接电流源I1正端和芯片参考电压信号引脚Vref；
电阻Rref的另一端连接电源VDD；
电流源I1的负端连接地；
电容C1的一端连接跨阻放大器TIA的一个输出端；
电容C2的一端连接跨阻放大器TIA的另一个输出端；
电容C1的另一端同时连接电阻R5的一端、电阻R9的一端和芯片引脚接收机正输入端RX_INP；
电容C2的另一端同时连接电阻R4的一端、电阻R8的一端和芯片引脚接收机负输入端RX_INN；
芯片参考电压引脚Vref同时连接电阻R9的另一端、电阻R8的另一端、开关switch3的一端和开关switch4的一端；
开关switch3的另一端连接电阻R4的另一端；
开关switch4的另一端连接电阻R5的另一端；
复位信号线RESET同时连接芯片手动复位引脚RESET、开关switch3的控制端和开关switch4的控制端。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于福建亿芯源半导体股份有限公司，未经福建亿芯源半导体股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201720571627.1/1.html，转载请声明来源钻瓜专利网。
