[实用新型]一种FPGA重配置结构

说明书

技术领域

本实用新型属于应用FPGA进行数字电路开发的技术领域，具体涉及一种FPGA重配置结构。

背景技术

在应用FPGA进行数字电路开发过程中，各种配置Flash类型中当属SPI Flash电路接口相对简单，应用范围也较为广泛。传统的FPGA配置电路是一片FPGA搭载一片相应容量的SPI Flash，电路设计只需将SPI Flash相应接口与FPGA加载接口互连、并辅以芯片厂家推荐的外围电路即可。硬件电路上电后，SPI Flash将数据流加载至FPGA的过程不需用户进行任何时序处理，FPGA接口电路能够自动实现配置时序并完成加载处理。

但是，在一些应用FPGA进行开发的大规模数字系统中，一片FPGA可能需要多套分时工作的程序，即在不同的工作状态下FPGA的加载程序不同，这就需要FPGA能够进行重配置。传统的做法是采用一片大容量的SPI Flash或者其它类型的Flash将所有程序分地址段进行存储，但烧录和加载过程中的时序需要用户实现较为复杂的逻辑代码控制，在电路架构和用户处理方面都不是最优的选择。传统的单片大容量Flash配置多套FPGA程序的方法主要存在以下缺点：1)硬件电路设计复杂：单片大容量Flash用于配置FPGA时，其硬件设计涉及诸多接口电路，相比单片相应容量的Flash配置FPGA电路时较为复杂。2)逻辑算法处理繁琐：在硬件电路设计方面单片大容量Flash复杂程度可能不是特别明显，但是用户对Flash加载逻辑算法的处理就极为复杂，用户需要完全处理本需FPGA能够提供的时序，对FPGA的整个配置流程进行自处理。

实用新型内容

本实用新型的目的在于提供一种FPGA重配置结构，克服或减轻现有技术的至少一个上述缺陷。

本实用新型的目的通过如下技术方案实现：一种FPGA重配置结构，包括一个FPGA、一个CPLD以及多个FLASH，该多个FLASH均通过同一CPLD与FPGA连接，其中该多个FLASH之间并联相连，FPGA根据需求选择多个FLASH中的某一个FLASH接通。

优选地是，所述FLASH为SPI FLASH。

优选地是，所述FPGA与所述所需的SPI FLASH各对应接口之间通过所述CPLD使用VHDL硬件开发语言逻辑直连。

优选地是，所述SPI FLASH CK管脚与所述FPGA CCLK管脚逻辑连通，所述SPI FLASH CS/管脚与所述FPGA FCS_B管脚逻辑连通，所述SPI FLASH D管脚与所述FPGA MOSI管脚逻辑连通，所述SPI FLASH Q管脚与所述FPGADIN管脚逻辑连通。

优选地是，通过所述CPLD为所述FPGA发送复位信号启动所述FPGA重配置结构。

优选地是，通过在所述CPLD上设置配置芯片片选总线来确定与所述FPGA相接通的某一FLASH。

本实用新型所提供的一种FPGA重配置结构的有益效果在于，采用多片独立的SPI Flash芯片通过CPLD桥接，将相关的控制接口与FPGA的配置接口逻辑连接，再通过外部配置芯片片选总线确定加载的Flash序号，最后控制配置复位逻辑实现整个加载流程。此结构具有接口电路设计简单、配置控制逻辑简化的特点，重配置程序数量仅跟搭载的Flash芯片数量有关，不受单片Flash容量的影响，并且仅通过CPLD芯片简单逻辑操作即可实现传统大容量Flash复杂逻辑接口控制才能实现的功能。同时该设计方式硬件电路简化，用户需要控制的接口逻辑算法简单，能够极大地减轻用户工作量，并提高FPGA配置过程的稳定性，并可广泛应用于FPGA数字电路开发领域，尤其是需要多套程序分时工作及重配置的情形。

附图说明

图1为本实用新型FPGA重配置结构的电路示意图；

图2为本实用新型FPGA重配置结构的复位时序图。

附图标记：

1-FPGA、2-CPLD、3-SPI FLASH。

具体实施方式

为使本实用新型实施的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本实用新型，而不能理解为对本实用新型的限制。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。