[实用新型]封装组件

说明书

技术领域

本实用新型涉及一种封装组件，特别是涉及一种应用于集成电路集成电路上的封装组件。

背景技术

首先，现有的芯片载板都是采用扇入(Fan-in)/扇出(Fan-out)同时制作，或者是以扇入(Fan-in)的方式进行制作。例如，台湾专利公告第M455979号，名称为“微小间距测试载板结构”的专利中，是采用扇入/扇出同时制作，或者是以扇入的方式进行制作。

然而，由于芯片载板是以多层叠合的方式而形成，每一层结构的制作过程中多少有些误差，因此，在形成至最顶层的接触垫(用于与芯片接脚相接的导电体)时，其误差最大。同时，通过扇入制程所形成的细线路(Fine Line)，也容易遇到可靠度的问题，也就是说，可能因细线路的线宽较窄，而导致细线路与介电层的结合效果不彰。

实用新型内容

本实用新型所要解决的技术问题在于，针对现有技术的不足提供一种封装组件。

为了解决上述的技术问题，本实用新型所采用的其中一技术方案是，提供一种封装组件，其包括一基底、一介电层、一第一线路层、一第一导电结构、一扩增层、一第二导电结构、一第二线路层、一芯片单元以及一封装单元。所述基底具有一顶表面以及一相对于所述顶表面的底表面。所述介电层设置于所述基底的所述底表面上，所述介电层具有一第一表面以及一相对于所述第一表面的第二表面。所述第一线路层嵌设于所述介电层之中，其中，所述第一线路层具有一裸露表面，所述第一线路层的所述裸露表面低于或齐平于所述介电层的所述第一表面。所述第一导电结构电性连接于所述第一线路层。所述扩增层设置于所述介电层的所述第二表面。所述第二导电结构电性连接于所述第一导电结构。所述第二导电结构电性连接于所述第一导电结构。所述第二线路层通过所述第二导电结构以及所述第一导电结构而电性连接于所述第一线路层。所述芯片单元设置于所述基底所围绕的一容置空间中，且所述芯片单元电性连接于所述第一线路层的所述裸露表面。所述封装单元设置于所述基底的所述顶表面，以封闭所述容置空间。

更进一步地，所述第一导电结构包括一设置于所述介电层之中且电性连接于所述第一线路层的第一导电部以及一设置于所述介电层上且电性连接于所述第一导电结构的所述第一导电部的第二导电部。

更进一步地，所述第二导电结构包括一设置于所述扩增层之中且电性连接于所述第一导电结构的所述第二导电部的第一导电部以及一设置于所述扩增层上且电性连接于所述第二导电结构的所述第一导电部的第二导电部。

更进一步地，所述基底与所述介电层之间以非胶合方式设置。

更进一步地，所述封装组件还进一步包括：一防焊层，所述防焊层设置于所述扩增层上，且所述第二线路层设置于所述防焊层上。

更进一步地，所述封装组件还进一步包括：一粘着层，所述粘着层设置于所述基底的所述底表面与所述封装单元之间。

本实用新型所采用的另外一技术方案是，提供一种封装组件，其包括一基底、一介电层、一第一线路层、一扩增层、一导电结构、一第二线路层、一芯片单元以及一封装单元。所述基底具有一顶表面以及一相对于所述顶表面的底表面。所述介电层设置于所述基底的所述底表面上，所述介电层具有一第一表面以及一相对于所述第一表面的第二表面。所述第一线路层嵌设于所述介电层之中，其中，所述第一线路层具有一裸露表面，所述第一线路层的所述裸露表面低于或齐平于所述介电层的所述第一表面。所述扩增层设置于所述介电层的所述第二表面。所述导电结构设置于所述介电层与所述扩增层之间，且所述导电结构电性连接于所述第一线路层。所述第二线路层通过所述导电结构而电性连接于所述第一线路层。所述芯片单元设置于所述基底所围绕的一容置空间中，且所述芯片单元电性连接于所述第一线路层的所述裸露表面。所述封装单元设置于所述基底的所述顶表面，以封闭所述容置空间。

更进一步地，所述基底与所述介电层之间以非胶合方式设置。

更进一步地，所述封装组件还进一步包括：一防焊层，所述防焊层设置于所述扩增层上，且所述第二线路层设置于所述防焊层上。

更进一步地，所述封装组件还进一步包括：一粘着层，所述粘着层设置于所述基底的所述底表面与所述封装单元之间。

本实用新型的其中一有益效果可以在于，本实用新型实施例所提供的封装组件，其能利用“所述第一线路层嵌设于所述介电层之中”的技术方案，以提高第一线路层的可靠度。

为使能更进一步了解本实用新型的特征及技术内容，请参阅以下有关本实用新型的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本实用新型加以限制。