[实用新型]信号处理装置及超声信号处理系统

权利要求书

1.一种信号处理装置，其特征在于，包括：

用于采集数据信息的信号采集电路；

用于对所述数据信息进行解串操作的信号接收电路；

所述信号接收电路包括：数据接收单元、时钟生成单元；

所述数据接收单元与所述信号采集电路连接，用于接收所述信号采集电路采集到的所述数据信息；

所述数据接收单元与所述时钟生成单元连接，用于获取所述时钟生成单元生成的时钟信息，根据所述时钟信息对接收到的所述数据信息进行解串操作；其中，所述数据信息包括位数至少为两位的数据信息。

2.根据权利要求1所述的装置，其特征在于，所述信号采集电路包括：模数转换ADC电路、串行接口电路；

所述模数转换ADC电路与所述串行接口电路分别设置在同一电路板上，且两者电气相连接；或者，

所述串行接口电路集成在所述ADC电路的芯片内；

相应的，所述数据接收单元为串行接收电路。

3.根据权利要求2所述的装置，其特征在于，所述时钟生成单元包括：

位时钟生成单元，和/或帧时钟生成单元；

所述位时钟生成单元，用于生成与所述信号采集电路采集一位数据信息所用时长相等的周期性位时钟信号；

所述帧时钟生成单元，用于根据所述信号采集电路的采样位数，以及所述信号采集电路采集一位数据信息所用时长，生成与所述采样位数×所述采集一位数据信息所用时长相等的周期性帧时钟信号。

4.根据权利要求3所述的装置，其特征在于，所述串行接口电路包括：至少一个用于传递所述数据信息的数据端子，还包括：用于传输位时钟信号的位时钟端子；相应的，所述串行接收电路包括：位时钟信号接收端子；所述时钟生成单元包括：所述帧时钟生成单元；

所述串行接口电路中的每个所述数据端子与所述串行接收电路中的每个数据端子对应连接；

所述串行接口电路中的所述位时钟端子与所述串行接收电路中的所述位时钟信号接收端子对应连接，以使所述串行接收电路根据所述位时钟信号接收端子接收到的位时钟信号，以及根据所述帧时钟生成单元生成的所述帧时钟信号，对接收到的所述数据信息进行解串操作。

5.根据权利要求3所述的装置，其特征在于，所述串行接口电路包括：至少一个用于传递所述数据信息的数据端子，还包括：用于传输帧时钟信号的帧时钟端子；相应的，所述串行接收电路包括：帧时钟信号接收端子；所述时钟生成单元包括：所述位时钟生成单元；

所述串行接口电路中的每个所述数据端子与所述串行接收电路中的每个数据端子对应连接；

所述串行接口电路中的所述帧时钟端子与所述串行接收电路中的所述帧时钟信号接收端子对应连接，以使所述串行接收电路根据所述帧时钟信号接收端子接收到的帧时钟信号，以及根据所述位时钟生成单元生成的所述位时钟信号，对接收到的所述数据信息进行解串操作。

6.根据权利要求3所述的装置，其特征在于，所述串行接口电路包括：至少一个用于传递所述数据信息的数据端子；所述时钟生成单元包括：所述位时钟生成单元和所述帧时钟生成单元；

所述串行接口电路中的每个所述数据端子与所述串行接收电路中的每个数据端子对应连接，以使所述串行接收电路根据所述位时钟生成单元生成的所述位时钟信号，以及所述帧时钟生成单元生成的所述帧时钟信号，对接收到的所述数据信息进行解串操作。

7.根据权利要求1～6任一项所述的装置，其特征在于，所述信号采集电路，和/或所述信号接收电路为现场可编程门阵列FPGA、专用集成电路ASIC、或包含有串行接口标准的任意电子电路。

8.根据权利要求3～6任一项所述的装置，其特征在于，

所述帧时钟生成单元与所述位时钟生成单元连接，以使所述帧时钟生成单元对所述位时钟信号进行分频，得到所述帧时钟信号；或者，

所述帧时钟生成单元为锁相环PLL电路，或者，

所述帧时钟生成单元与向所述信号接收电路提供系统时钟的时钟单元连接，以使所述帧时钟生成单元根据所述系统时钟生成所述帧时钟信号。

9.根据权利要求4所述的装置，其特征在于，所述信号采集电路采集所述数据信息的数据端子的位数范围为2位至1024位。

10.根据权利要求9所述的装置，其特征在于，所述信号采集电路的采样位数的位数范围为2位至64位数据信息。