[实用新型]延迟锁相环时钟线路及半导体存储器

权利要求书

1.一种延迟锁相环时钟线路，其特征在于，所述延迟锁相环时钟线路包括：

延迟锁相环，用于产生时钟信号；

时钟线路控制系统，接收从所述延迟锁相环传输的时钟信号；

高位数据端口部分，接收从所述时钟线路控制系统传输的时钟信号，并且用于与外部系统交换处于高位的数据位宽信号；以及

低位数据端口部分，接收从所述时钟线路控制系统传输的时钟信号，并且用于与外部系统交换处于低位的数据位宽信号；

其中，从所述延迟锁相环到所述高位数据端口部分的时钟信号线路的最长路径长度与从所述延迟锁相环到所述低位数据端口部分的时钟信号线路的最长路径长度不同。

2.如权利要求1所述的延迟锁相环时钟线路，其特征在于，从所述延迟锁相环到所述低位数据端口部分的时钟线路的最长路径长度比从所述延迟锁相环到所述高位数据端口部分的时钟线路的最长路径长度短。

3.如权利要求1所述的延迟锁相环时钟线路，其特征在于，所述时钟线路控制系统包括时钟信号路径选择模块，当外部系统需要传输高数据位宽信号时，所述时钟信号路径选择模块将时钟信号传输至所述高位数据端口部分和所述低位数据端口部分，当外部系统需要传输低数据位宽信号时，所述时钟信号路径选择模块将时钟信号传输至所述低位数据端口部分。

4.如权利要求3所述的延迟锁相环时钟线路，其特征在于，所述时钟信号路径选择模块包括第一选择器，当外部系统需要传输高数据位宽信号时，所述第一选择器接通，时钟信号被传输到所述第一选择器。

5.如权利要求4所述的延迟锁相环时钟线路，其特征在于，所述时钟信号路径选择模块还包括第二选择器和第三选择器，所述第二选择器和第三选择器的信号输入端分别连接所述第一选择器的信号输出端，当所述第一选择器接通时，所述第二选择器和所述第三选择器也被接通，并且分别用于将时钟信号传输到所述高位数据端口部分和所述低位数据端口部分。

6.如权利要求5所述的延迟锁相环时钟线路，其特征在于，所述时钟线路控制系统还包括高位时钟信号控制单元，所述高位时钟信号控制单元的信号输入端连接所述第二选择器的信号输出端，当所述第二选择器接通时，所述高位时钟信号控制单元用于将时钟信号传输到所述高位数据端口部分。

7.如权利要求5所述的延迟锁相环时钟线路，其特征在于，所述时钟信号路径选择模块还包括第四选择器，当外部系统需要传输低数据位宽信号时，所述第四选择器接通，时钟信号被传输到所述第四选择器。

8.如权利要求7所述的延迟锁相环时钟线路，其特征在于，所述时钟线路控制系统还包括低位时钟信号控制单元，所述低位时钟信号控制单元的信号输入端分别连接所述第三选择器和第四选择器的信号输出端，当所述第三选择器或所述第四选择器接通时，所述低位时钟信号控制单元用于将时钟信号传输到所述低位数据端口部分。

9.一种半导体存储器，其特征在于，包括如权利要求1至8中任一项所述的延迟锁相环时钟线路。