[实用新型]延迟锁相环时钟线路及半导体存储器

说明书

技术领域

本实用新型涉半导体存储器技术领域，特别涉及一种延迟锁相环时钟线路，还涉及包含延迟锁相环时钟线路的半导体存储器。

背景技术

延迟锁相环(Delay-Locked Loop，简称DLL)技术被广泛应用于时序领域中，延迟锁相环用于自动调节一路信号的延时，使两路信号的相位一致(边沿对齐)。具体地，在需要某些数字信号与系统时钟同步的情况下，延迟锁相环将两路时钟的边沿对齐，用被调节的时钟做控制信号，就可以产生与系统时钟严格同步的信号，且该同步不随外界条件如温度、电压的变化而改变，因此得以广泛地使用。

在现有技术中，根据客户的要求进行封装时，一个芯片需要具有不只一种的封装方式，但在不同的数据位宽(configuration)X4/X8/X16(DQ数目)的情况下，延迟锁相环时钟线路的长度相同，因此线路的功耗较大，从而需要对该延迟锁相环时钟线路进行优化。

在背景技术中公开的上述信息仅用于加强对本实用新型的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

实用新型内容

有鉴于此，本实用新型实施例旨在提供一种延迟锁相环时钟线路及半导体存储器，以至少解决现有技术中存在的技术问题。

本实用新型实施例的技术方案是这样实现的，根据本实用新型的一个实施例，提供一种延迟锁相环时钟线路，所述延迟锁相环时钟线路包括：

延迟锁相环，用于产生时钟信号；

时钟线路控制系统，接收从所述延迟锁相环传输的时钟信号；

高位数据端口部分，接收从所述时钟线路控制系统传输的时钟信号，并且用于与外部系统交换处于高位的数据位宽信号；以及

低位数据端口部分，接收从所述时钟线路控制系统传输的时钟信号，并且用于与外部系统交换处于低位的数据位宽信号；

其中，从所述延迟锁相环到所述高位数据端口部分的时钟信号线路的最长路径长度与从所述延迟锁相环到所述低位数据端口部分的时钟信号线路的最长路径长度不同。

根据本实用新型的实施例，由于从所述延迟锁相环到所述高位数据端口部分的时钟线路的最长路径长度与从所述延迟锁相环到所述低位数据端口部分的时钟线路的最长路径长度不同，因此，能够通过灵活地设置各个数据端口部分而优化延迟锁相环时钟线路的性能和设计。

在一个具体实施例中，从所述延迟锁相环到所述低位数据端口部分的时钟线路的最长路径长度比从所述延迟锁相环到所述高位数据端口部分的时钟线路的最长路径长度短。根据本实施例，通过缩短低位数据端口部分的时钟线路的路径长度，能够降低线路的功耗从而提高延迟锁相环的性能。

根据一个具体实施例，所述时钟线路控制系统包括时钟信号路径选择模块，当外部系统需要传输高数据位宽信号时，该时钟信号路径选择模块将时钟信号传输至所述高位数据端口部分和所述低位数据端口部分，当外部系统需要传输低数据位宽信号时，该时钟信号路径选择模块将时钟信号传输至所述低位数据端口部分。本实施例通过设置有时钟信号路径选择模块，能够根据外部系统需要传输的数据位宽信号而选择相应的数据端口部分，因此能够对高数据位宽信号和低数据位宽信号分开进行控制，从而能够方便灵活地进行控制。

在一个具体实施例中，所述时钟信号路径选择模块包括第一选择器，当外部系统需要传输高数据位宽信号时，该第一选择器接通，因此时钟信号被传输到该第一选择器。根据本实施例，通过设置第一选择能够实现对高数据位宽信号进行方便的传输。

根据一个具体实施例，所述时钟信号路径选择模块还包括第二选择器和第三选择器，第二选择器和第三选择器的信号输入端分别连接第一选择器的信号输出端，当所述第一选择器接通时，所述第二选择器和所述第三选择器也被接通，并且分别用于将时钟信号传输到所述高位数据端口部分和所述低位数据端口部分。通过本实施例，能够将处于高位和处于低位的数据位宽信号分别进行传输，从而能够与外部系统匹配。

进一步地，所述时钟线路控制系统还包括高位时钟信号控制单元，所述高位时钟信号控制单元的信号输入端连接所述第二选择器的信号输出端，当所述第二选择器接通时，所述高位时钟信号控制单元用于将时钟信号传输到所述高位数据端口部分。通过本实施例，能够对向高位数据端口部分传输的时钟信号进行进一步的控制。

在另一具体实施例中，所述时钟信号路径选择模块还包括第四选择器，当外部系统需要传输低数据位宽信号时，该第四选择器接通，因此时钟信号被传输到该第四选择器。根据本实施例，通过设置第四选择器能够实现对低数据位宽信号进行方便的传输。