[实用新型]一种硅基InGaAs沟道双栅MOSFET器件

说明书

本实用新型公开了一种能够提高栅控能力以及减小短沟道效应的硅基InGaAs沟道双栅MOSFET器件。所述硅基InGaAs沟道双栅MOSFET器件包括单晶硅衬底、介质键合层、隔离层、背栅电极、背栅介质层、背栅界面控制层、InGaAs沟道层、上界面控制层、III‑V族半导体源漏层、源漏金属层、顶栅介质层、顶栅电极；采用该硅基InGaAs沟道双栅MOSFET器件能够提高MOSFET器件的栅控能力，满足高性能III‑V族CMOS技术要求。

技术领域

本实用新型涉及半导体集成技术领域，尤其涉及一种硅基InGaAs沟道双栅MOSFET器件。

背景技术

众所周知的：随着传统硅基CMOS技术的发展，器件的特征尺寸不断缩小，器件的性能和电路的集成度得到巨大提升。然而，当CMOS技术进入45纳米技术节点后，传统硅基CMOS技术遇到了一系列的挑战和困难。引入新结构、新材料已经成为后摩尔时代的解决方案之一。具有高迁移率的III-V族化合物半导体材料被视为是硅基CMOS沟道材料的替代之一。如何将III-V族化合物半导体材料与新结构有机的结合在一起以满足高性能III-V族CMOS的技术要求成为当前的研究热点。目前InGaAs MOSFET器件面临与硅基的异构集成，提高栅控能力以及减小短沟道效应等亟待解决得问题。

虽然现有的如中国专利申请《一种双栅MOSFET结构及其制备方法》CN 106298878A公开了一种种双栅MOSFET结构及其制备方法，属于半导体集成技术领域。所述双栅MOSFET结构自下而上为第一栅金属层、III-V族半导体沟道层、III-V族半导体源漏层、第二栅金属层，所述第一栅金属层和第二栅金属层构成双栅结构；所述III-V族半导体沟道层和III-V族半导体源漏层采用III-V族半导体材料。本实用新型采用双栅结构可以有效提高MOSFET器件的栅控能力，减小短沟道效应等的影响。本实用新型采用通孔技术实现背栅结构可以有效减小寄生电容，提高了器件的射频特性。本实用新型的所述MOSFET结构集成在硅衬底上，可以与其他硅基CMOS集成器件实现单片集成。但是由于第一栅金属层是通过键合成形，因此对键合层的表面洁净度和平整度要求较高，且键合过程可能对栅介质层造成影响。

实用新型内容

本实用新型所要解决的技术问题是提供一种能够提高栅控能力以及减小短沟道效应，同时能够满足高性能III-V族CMOS技术要求的硅基InGaAs沟道双栅MOSFET器件。

本实用新型解决其技术问题所采用的技术方案是：一种硅基InGaAs沟道双栅MOSFET器件，包括由下至上依次叠置的单晶硅衬底、介质键合层、隔离层、背栅电极、背栅介质层、背栅界面控制层、InGaAs沟道层、上界面控制层；所述上界面控制层上表面的两侧均叠置有III-V族半导体源漏层；所述III-V族半导体源漏层的上表面设置有源漏金属层；所述上界面控制层上表面两侧的III-V族半导体源漏层之间设置有顶栅介质层，所述顶栅介质层下表面与上界面控制层连接，所述顶栅介质层的侧面与III-V族半导体源漏层连接；所述顶栅介质层上叠置有顶栅电极；所述顶栅电极为倒T型，所述顶栅电极位于顶栅介质层上表面的中间位置。

进一步的，所述介质键合层键合介质为BCB。

进一步的，所述隔离层为硅基、铝基、锆基、铪基、钆基、镓基、镧基、钽基、铍基、钛基、钇基氧化物中的一种或其多种氧化物叠层或其互掺杂氧化物层，所述隔离层的厚度在1纳米-200纳米之间。

进一步的，所述背栅电极和顶栅电极为金、铜、铟、钛、铂、铬、锗、镍中的一种或其多种材料组合成的叠层，所述背栅电极和顶栅电极厚度为1纳米-500纳米。

进一步的，所述背栅介质层和顶栅介质层采用介电常数k大于20的氧化物、氮化物或氮氧化物，以及氧化物、氮化物或氮氧化物的任意混合，或者氧化物、氮化物或氮氧化物的多层任意组合。

进一步的，所述背栅界面控制层和上界面控制层禁带宽度大于所述InGaAs沟道层材料，均具有第一量子阱能带对准关系。