[实用新型]功率半导体器件

说明书

本申请公开了功率半导体器件。该功率半导体器件包括：位于半导体衬底中的多个沟槽；位于多个沟槽下部侧壁和底部的绝缘叠层；至少一部分位于多个沟槽中的屏蔽导体，屏蔽导体从多个沟槽上方延伸至其底部，并且与半导体衬底之间由绝缘叠层彼此隔离；在多个沟槽上部中位于屏蔽导体两侧的栅极导体；与源区和屏蔽导体电连接的源极电极；以及与栅极导体电连接的栅极电极，其中，栅极导体与屏蔽导体之间由绝缘叠层中的至少一层彼此隔离，栅极导体与体区之间由栅极电介质彼此隔离，屏蔽导体与半导体衬底之间由绝缘叠层彼此隔离。该功率半导体器件在屏蔽导体顶部形成隔离层以避免栅源短路。

技术领域

本实用新型涉及电子器件技术领域，更具体地，涉及功率半导体器件。

背景技术

功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、VDMOS(垂直双扩散金属氧化物半导体)场效应晶体管、LDMOS(横向扩散金属氧化物半导体)场效应晶体管以及IGBT(绝缘栅双极型晶体管)等。VDMOS场效应晶体管包括在半导体衬底的相对表面上形成的源区和漏区，在导通状态下，电流主要沿着半导体衬底的纵向流动。

在功率半导体器件的高频运用中，更低的导通损耗和开关损耗是评价器件性能的重要指标。在VDMOS场效应晶体管的基础上，进一步发展了沟槽型MOS场效应晶体管，其中，在沟槽中形成栅极导体，在沟槽侧壁上形成栅极电介质以隔开栅极导体和半导体层，从而沿着沟槽侧壁的方向在半导体层中形成沟道。沟槽(Trench)工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小。在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率半导体器件中。

然而，随着单元密度的提高，极间电阻会加大，开关损耗相应增大，栅漏电容Cgd直接关系到器件的开关特性。为了减小栅漏电容Cgd，进一步发展了分裂栅沟槽(Split GateTrench，缩写为SGT)型功率半导体器件，其中，栅极导体延伸到漂移区，同时栅极导体与漏极之间采用厚氧化物隔开，从而减少了栅漏电容Cgd，提高了开关速度，降低了开关损耗。与此同时，在栅极导体下方的屏蔽导体和与源极电极连接一起，共同接地，从而引入了电荷平衡效果，在功率半导体器件的垂直方向有了降低表面电场(Reduced Surface Field，缩写为RESURF)效应，进一步减少导通电阻Rdson，从而降低导通损耗。

图1a和1b分别示出根据现有技术的SGT功率半导体器件的制造方法主要步骤的截面图。如图1a所示，在半导体衬底101中形成沟槽102。在沟槽102的下部形成第一绝缘层103，屏蔽导体104填充沟槽102。在沟槽102的上部，形成由屏蔽导体104隔开的两个开口。进一步地，如图1b所示，在沟槽102的上部侧壁和屏蔽导体104的暴露部分上形成栅极电介质105，然后在屏蔽导体104隔开的两个开口中填充导电材料以形成两个栅极导体106。

在该SGT功率半导体器件中，屏蔽导体104与功率半导体器件的源极电极相连接，用于产生RESURF效应。两个栅极导体106位于屏蔽导体104的两侧。屏蔽导体104与功率半导体器件的漏区之间由第一绝缘层103隔开，与栅极电极106之间由栅极电介质105隔开。栅极导体106与半导体衬底101中的阱区之间由栅极电介质105隔开，从而在阱区中形成沟道。如图所示，第一绝缘层103的厚度小于栅极电介质105的厚度。

根据SGT理论，无论哪种SGT结构，屏蔽导体104的材料都需要和第二导电材料隔离且用于隔离的材料需要满足一定的电容参数，否则容易出现栅源短路、栅漏电容Cgd异常等失效。如何优化器件结构并满足产品的参数和可靠性要求，同时将布线方法做到最高效、低成本是本技术领域人员所要研究的内容。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种功率半导体器件，其中在屏蔽导体顶部形成隔离层以避免栅源短路，从而提高可靠性。