[实用新型]一种能降低模块开闭电压脉冲峰值的MOS芯片并联DBC布线电路

说明书

本实用新型公开了一种能降低模块开闭电压脉冲峰值的MOS芯片并联DBC布线电路，包括基板，所述基板上设置四个以上MOS芯片并联，所述相邻两个MOS芯片为一组，每组MOS芯片栅极两两相连后再与外部电路相连接，所述每组MOS芯片源极两两相连后通过外部电路与输出大电流回路中源极总线连接。本方案能有效地降低模块开启和关闭过程中，源极和栅极之间产生的尖峰脉冲，保证MOS并联模块的正常工作，实现控制端的均衡化，同时在高频开关的使用过程中，降低大电流输出端的电感性负载对栅极和源极的影响，通过外部电路将MOS芯片小电流源极与输出大电流源极进行连接，避免小电流源极和大电流源极直接连接，将大电流和小电流隔离开，防止大电流和小电流互相影响。

技术领域

本实用新型涉及MOS芯片并联集成电路领域，尤其涉及一种能降低模块开闭电压脉冲峰值的MOS芯片并联DBC布线电路

背景技术

随着电子电力技术的发展，MOS芯片以其高频性能好、开关损耗小、输出阻抗高、驱动功率小等优点被越来越广泛的应用，在大功率产品的实际应用中，单个MOS芯片往往达不到需要的大电流，此时，需要将多个MOS芯片并联起来，这样很大的电流由多个MOS管来分担，单个MOS芯片承担的电流就比较小，确保芯片的安全稳定的工作。

对比专利“201320633169.1”MOS芯片并联均流集成开关及其封装模块，此专利通过将多个MOS芯片并联，对应MOS芯片的栅极均并联有可感应对应MOS芯片工作温度的热敏电阻，解决单个MOS管参数差异和布线差异，使到各芯片工作电流不均衡，而导致MOS芯片烧毁，且多芯片并联连接麻烦，线路间干扰性大，散热不良而导致整个应用系统结构复杂可靠性低的问题。

但未解决MOS芯片并联源极和栅极开启和关闭时会产生电压尖峰脉冲，进而影响电路正常工作的问题。对于多个MOS芯片并联电路中，大电流和分担的小电流会发生变化，大电流输出端的电感性负载对源极和栅极影响，进而影响整个电路，同时，MOS芯片源极和栅极开启和关闭时会产生电压尖峰脉冲，影响电路的正常工作。

发明内容

本实用新型的目的在于：为解决多个MOS芯片并联电路模块源极和栅极开闭时产生电压尖峰脉冲的问题，以及减小大电流输出端电感性负载对源极和栅极的影响，提供一种能降低模块开闭电压脉冲峰值的MOS芯片并联DBC布线电路。

本实用新型采用的技术方案如下：

一种能降低模块开闭电压脉冲峰值的MOS芯片并联DBC布线电路，包括基板，所述基板上设置四个以上MOS芯片并联，所述相邻两个MOS芯片为一组，每组MOS芯片栅极两两相连后再与外部电路相连接，所述每组MOS芯片源极两两相连后通过外部电路与输出大电流回路中源极总线连接。

本方案中，通过将相邻MOS芯片栅极两两相连后再与外部电路连接，同时将相邻MOS芯片源极两两相连后再通过外部电路与输出大电流回路中源极总线连接。

在模块内部电路中，可以有效地降低模块开启和关闭过程中，源极和栅极之间产生的尖峰脉冲，保证MOS并联模块的正常工作，实现控制端的均衡化。

同时降低了MOS芯片在高频开关的使用过程中，大电流输出端的电感性负载(电机等)对栅极和源极的影响。

通过外部电路将MOS芯片小电流源极与输出大电流源极进行连接，避免直接将控制小电流源极和输出大电流源极连接，将大电流和小电流隔离开，防止大电流和小电流互相影响。

进一步的，所述每个MOS芯片漏极分别与输出大电流回路中漏极总线连接。

进一步的，所述DBC板表面设有绝缘油墨层。

综上所述，由于采用了上述技术方案，本实用新型的有益效果是：

1、本实用新型中，通过将相邻MOS芯片栅极两两相连后再与外部电路连接，同时将相邻MOS芯片源极两两相连后再通过外部电路与输出大电流回路中源极总线连接。