[实用新型]用于具有字线和位线的存储器阵列的存储器控制器

说明书

本实用新型涉及用于具有字线和位线的存储器阵列的存储器控制器。一种存储器阵列具有字线和位线。行解码器可操作来解码行地址并且选择对应的字线。读写时钟生成器可操作以生成保持时钟信号。地址时钟生成器接收读地址、写地址、双端口模式控制信号、读芯片选择信号和写芯片选择信号。当在双端口模式中操作时，并且当在读模式中操作时，地址时钟生成器响应于保持时钟信号而向读地址施加读延迟，并且将延迟的读地址作为地址输出到行预解码器。

技术领域

本申请涉及用于随机存取存储器的控制电路装置的领域，并且更具体地涉及使单端口SRAM能够充当双端口SRAM的控制电路装置。

背景技术

单端口存储器一次能够执行诸如读或写的单个操作。另一方面，双端口存储器能够基本上同时执行诸如读和写的多个操作。

与单端口存储器相比，双端口存储器消耗更多的芯片面积，并且从研发和验证角度来看要更加复杂和昂贵。这是因为双端口存储器通常具有两条独立的地址总线(其中一条用于读地址，另一条用于写地址)，以及两条独立的数据总线(一条用于从存储器读出的数据，另一条用于写入存储器的数据)。

由于其能够同时读和写，所以双端口存储器对于某些应用而言优于单端口存储器。然而，由于双端口存储器所消耗的额外空间可能是不希望的，因此已经得到提供双端口存储器的功能，而基本上不比单端口存储器消耗更多的表面积的设计。

这些设计被称为伪双端口存储器。然而，这样的设计有其自身的缺点。例如，这样的设计往往比真正的双端口存储器慢得多。另外，这种设计失去了以单端口模式操作的能力，意味着当需要时它们不能选择性地以单端口模式操作。这也避免了为单端口存储器开发单独的编译器。

因此，显然需要在伪双端口存储器设计领域的进一步发展。

实用新型内容

本公开的实施例目的在于提供至少部分地解决以上问题的存储器控制器。

提供本概述是为了介绍在下面的详细描述中进一步描述的概念的选择。本概述不旨在确定所要求保护的主题的关键或实质特征，也不旨在用来帮助限制所要求保护的主题的范围。

本文公开了一种用于具有字线和位线的存储器阵列的存储器控制器。存储器控制器包括：行解码器，被配置成解码行地址并选择与解码的行地址对应的字线；行预解码器，被配置成向行解码器输出地址作为行地址；和读写时钟生成器，被配置成向行解码器和输入/输出(IO)块生成时钟，并且取决于操作模式生成读或写地址选择信号以开始读或写操作。地址时钟生成器被配置成接收读地址、写地址、双端口模式控制信号、读芯片选择信号和写芯片选择信号。当以如双端口控制信号所指示的双端口模式下操作时，并且当以如读芯片选择信号所指示的在读模式下操作时，地址时钟生成器被配置成将读地址信号施加到行预解码器和列预解码器作为地址。当以如由所述双端口模式控制信号所指示的双端口模式操作时，并且当以如由所述写芯片选择信号所指示的写模式操作时，地址时钟生成器被配置成响应于在第一读模式周期中生成的保持时钟信号而将写延迟施加到写地址并且将写地址信号输出到行预解码器和列预解码器作为地址。当以双端口模式操作时，在写操作中生成的保持时钟将下一读地址信号施加到行预解码器和列地址作为地址。