[实用新型]用于系统级封装的防静电装置

说明书

本实用新型涉及一种用于系统级封装的防静电装置，包括：Si衬底(101)、TSV区(102)、隔离区(103)、三极管(104)、互连线(105)、第一绝缘层(106)、第二绝缘层(107)和铜凸点(108)。本实用新型通过在防静电装置上设置三极管作为ESD防护器件形成系统级封装的防静电装置，解决了基于TSV工艺的集成电路系统级封装抗静电能力弱的问题，增强了集成电路系统级封装的抗静电能力。

技术领域

本实用新型属半导体集成电路技术领域，特别涉及一种用于系统级封装的防静电装置。

背景技术

随着计算机、通讯、汽车电子、航空航天工业和其他消费类系统领域的发展，对半导体芯片的尺寸和功耗的要求不断提高、即需要更小、更薄、更轻、高可靠、多功能、低功耗和低成本的芯片，在这种背景下三维封装技术应运而生。在二维封装技术的封装密度已达极限的情况下，更高密度的三维封装技术的优势不言而喻。

基于硅通孔(Through-Silicon Via，简称TSV)的三维封装(3D-TSV)具有高速互连、高密度集成、小型化等特点，同时表现出同质和异质功能整合等优点，成为近年来半导体技术最热门的研究方向之一。尽管3D-TSV封装技术具有诸多优势，但目前仍存在一些不利因素制约3D-TSV集成封装技术的发展。

转接板通常是指芯片与封装基板之间的互连和引脚再分布的功能层。转接板可以将密集的I/O引线进行再分布，实现多芯片的高密度互连，成为纳米级集成电路与毫米级宏观世界之间电信号连接最有效的手段之一。在利用转接板实现多功能芯片集成时，不同芯片的抗静电能力不同，在三维堆叠时抗静电能力弱的芯片会影响到封装后整个系统的抗静电能力；因此如何提高基于TSV工艺的3D-IC的系统级封装抗静电能力成为半导体行业亟待解决的问题。

实用新型内容

为了提高3D集成电路的系统级封装抗静电能力，本实用新型提供了一种用于系统级封装的防静电装置；本实用新型要解决的技术问题通过以下技术方案实现：

本实用新型的实施例提供了一种用于系统级封装的防静电装置，包括：

Si衬底101、TSV区102、隔离区103、三极管104、互连线105、第一绝缘层106、第二绝缘层107和铜凸点108：其中，

TSV区102、隔离区103及三极管104均设置于Si衬底101内；TSV 区102设置于三极管104两侧；隔离区103设置于三极管104与TSV区102 之间，用于在Si衬底101内对三极管104进行隔离；TSV区102内的材料为铜；

第一绝缘层106和第二绝缘层107分别设置于Si衬底101上表面和下表面；互连线105设置于第一绝缘层106内，用于连接TSV区102的第一端面和三极管104；

铜凸点108设置于TSV区102的第二端面上。

在本实用新型的一个实施例中，三极管104包括：器件沟槽1041、三极管的埋层1042、三极管的集电极接触区1043、三极管的基区接触区1044 和三极管的发射区1045；其中，三极管的埋层1042位于器件沟槽1041下端；三极管的集电极接触区1043、三极管的基区接触区1044和三极管的发射区1045位于器件沟槽1041内。

在本实用新型的一个实施例中，TSV区102包括第一TSV区和第二 TSV区，互连线105包括第一互连线和第二互连线；第一TSV区的第一端面与三极管的基区接触区1044和三极管的发射区1045通过第一互连线连接；第二TSV区的第一端面与三极管的集电极接触区1043通过第二互连线连接。

在本实用新型的一个实施例中，三极管的基区接触区1044和三极管的发射区1045与第一互连线之间设置有钨插塞；三极管的集电极接触区1043 与第二互连线之间均设置有钨插塞。

在本实用新型的一个实施例中，第一互连线和第二互连线的材料为铜。