[实用新型]一种电源稳压器电路

说明书

本实用新型提供了一种电源稳压器电路，所述电源稳压器电路包括输出电压端、第一稳压电路和第二稳压电路，第一稳压电路和第二稳压电路同时连接输出电压端；当外部芯片处于正常工作状态时，由第一稳压电路供电，输出精确电压，同时，第二稳压电路也工作；当外部芯片处于待机工作状态时，第一稳压电路关断，不再给输出电压端供电，同时，第二稳压电路给输出电压端供电。本实用新型的电源稳压器电路实现了芯片待机工作时整体功耗在1uA以下，并且逻辑电路的寄存器值以及SRAM的数据值保持不变。

技术领域

本实用新型涉及模拟集成电路技术领域，尤其涉及一种电源稳压器电路，具体为超低功耗的电源稳压器电路。

背景技术

芯片外接的电源电压范围一般很大，比如1.8V到5V范围。而芯片内部大量的逻辑控制电路和SRAM电路等耐压能力很有限，比如在130nm的工艺下，逻辑器件的耐压能力只有1.7V左右。电源稳压器电路，作用就是为了给芯片内部的电路提供稳定的电压。

物联网的发展对芯片的整体功耗提出了更高的要求，尤其是在芯片待机时，往往要求待机电流在1uA以下，同时还需要保证逻辑电路的寄存器值以及SRAM的数据值保持不变。

传统的电源稳压器电路如图1所示，由带隙电压源电路101产生参考电压VREF；从VDD到GND的有两个串联的电阻104、105，中间抽头电压VDET作为采样电压；VDET和VREF分别接误差放大器102的正负输入端输出VPG信号，连接PMOS管103的栅极；PMOS管的源极与外部电源VCC连接，源极输出内部电源VDD。该结构电源稳压器输出的电压受参考电压VREF精确控制，VDD=k*VREF，其中k为电阻105与电阻104、105总阻的比值。但是，对于物联网应用来说，要想兼顾输出电压VDD的精度和线性稳定度，由101和102，以及104、105消耗的总电流至少在几十uA，因而传统的电源稳压器电路不适合用到对超低待机功耗有要求的物联网应用中。

实用新型内容

针对上述现有技术中存在的不足，本实用新型提出了一种电源稳压器电路，实现了芯片待机工作时整体功耗在1uA以下，并且逻辑电路的寄存器值以及SRAM的数据值保持不变。

为了达到上述技术目的，本实用新型所采用的技术方案是：

一种电源稳压器电路，所述电源稳压器电路包括输出电压端、第一稳压电路和第二稳压电路，第一稳压电路和第二稳压电路同时连接输出电压端；其中，第一稳压电路包括带隙电压源电路、误差放大器、第一电源、第一PMOS晶体管、第一电阻、第二电阻、第一NMOS晶体管、第二PMOS晶体管和第一地线；

第一稳压电路中，带隙电压源电路产生参考电压VREF，从输出电压端VDD到第一地线GND的有两个串联的第一电阻和第二电阻，然后和第一NMOS晶体管相连，中间抽头电压VDET作为采样电压，电压VDET和参考电压VREF分别接误差放大器的正负输入端输出VPG信号，输出端VPG连接第一PMOS晶体管的栅极和第二PMOS管的漏极；PMOS晶体管的源极与外部电源VCC连接，其漏极连接输出电压端VDD，该电源稳压器电路输出的电压受参考电压VREF精确控制，VDD=k*VREF，其中k为第二电阻与第一电阻、第二电阻两个电阻总阻的比值，而使能信号EN连接第二电阻和第二PMOS晶体管的栅极，第二PMOS晶体管的源极连接电源VCC；

第二稳压电路包括第二NMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管、第三NMOS晶体管、第七PMOS晶体管、第四NMOS晶体管，第三电阻和第二地线；