[发明专利]三维集成层叠电路制造用片及三维集成层叠电路的制造方法

说明书

本发明提供一种三维集成层叠电路制造用片1，其介于具有贯通电极的多个半导体芯片之间，其用于将所述多个半导体芯片相互粘合并制成三维集成层叠电路，所述三维集成层叠电路制造用片1至少具备固化性的粘合剂层13，粘合剂层13含有导热性填料，粘合剂层13的厚度(T2)的标准偏差为2.0μm以下。该三维集成层叠电路制造用片1能够制造具有优异的放热性的三维集成层叠电路。

技术领域

本发明涉及一种适合于制造三维集成层叠电路的片、及使用有该片的三维集成层叠电路的制造方法。

背景技术

从近年来的电子电路的大容量化、高功能化的角度出发，将多个半导体芯片立体层叠而成的三维集成层叠电路(以下有时称为“层叠电路”)的开发正在进行。这样的层叠电路中，为了小型化及高功能化，使用具有从电路形成面起贯穿至其相反面的贯通电极(TSV)的半导体芯片。该情况下，被层叠的半导体芯片彼此通过各自所具备的贯通电极(或设置在贯通电极的端部的凸块)彼此间的接触而被电连接。

制造这样的层叠电路时，为了确保上述的电连接及机械强度，使用树脂组合物，在贯通电极彼此电连接的同时，将半导体芯片彼此粘合。例如，专利文献1中提出了一种方法，其使通常被称为非导电性膜(No n-Conductive Film)的膜状粘合剂介于半导体芯片之间，从而将半导体芯片彼此粘合。

然而，上述的层叠电路中，由于半导体芯片被多个层叠，因此对电路通电流时非常容易发热。层叠电路的发热会引起演算处理能力降低或错误操作，成为层叠电路性能降低的原因。此外，若层叠电路过度发热，则还会产生层叠电路变形、破损或故障。因此，为了确保可靠性，要求上述的层叠电路具有高放热性。

现有技术文献

专利文献

专利文献1：日本特开2010-010368号公报

发明内容

本发明要解决的技术问题

然而，使用以往的粘合剂而制造的层叠电路存在未必能够达成良好的放热性的问题。

本发明鉴于这样的实际情况而完成，其目的在于提供一种能够制造具有优异的放热性的三维集成层叠电路的三维集成层叠电路制造用片。此外，本发明的目的还在于提供一种这样的三维集成层叠电路的制造方法。

解决技术问题的技术手段

为了达成上述目的，第一，本发明提供一种三维集成层叠电路制造用片，其介于具有贯通电极的多个半导体芯片之间，其用于将所述多个半导体芯片相互粘合并制成三维集成层叠电路，其特征在于，所述三维集成层叠电路制造用片至少具备固化性的粘合剂层，所述粘合剂层含有导热性填料，所述粘合剂层的厚度(T2)的标准偏差为2.0μm以下(发明1)。

对于上述发明(发明1)的三维集成层叠电路制造用片，通过使粘合剂层包含具有高导热性的导热性填料，且粘合剂层的厚度(T2)的标准偏差为上述范围，使用该片而制造的层叠电路的放热性优异。因此，通过使用上述发明(发明1)的三维集成层叠电路制造用片，能够制造具有高可靠性的层叠电路。

在上述发明(发明1)中，所述导热性填料优选由选自金属氧化物、碳化硅、碳化物、氮化物及金属氢氧化物的材料构成(发明2)。

在上述发明(发明1、2)中，所述粘合剂层中的所述导热性填料的含量优选为35质量％以上、95质量％以下(发明3)。

在上述发明(发明1～3)中，所述导热性填料在25℃下的热导率优选为10W/m·K以上(发明4)。

在上述发明(发明1～4)中，所述导热性填料的平均粒径优选为0.01μm以上、20μm以下(发明5)。

在上述发明(发明1～5)中，所述粘合剂层固化后的热导率优选为0.5W/m·K以上、8.0W/m·K以下(发明6)。