[发明专利]采用高密度且可缩放的字线设计方法的三维存储单元阵列

说明书

描述了一种设备。所述设备包括三维存储单元阵列结构。所述设备还包括具有交替的导电层和电介质层的楼梯结构，其中在导电层中形成相应的字线。字线被连接到三维存储单元阵列结构内的相应的存储单元。所述设备还包括楼梯结构上方的、被连接到第一通路的上部字线，所述第一通路连接到楼梯结构的相应的台阶。上部字线还被连接到第二通路，所述第二通路从与三维存储单元阵列结构对面的侧面不同的楼梯结构的侧面垂直延伸下来。第二通路被连接到布置在楼梯结构下方的相应的字线驱动器晶体管。

技术领域

本申请通常针对半导体制造工艺，并且更具体地针对采用高密度且可缩放的字线设计方法的三维存储单元阵列。

背景技术

移动装置的出现已经在非易失性半导体存储器制造商之中引起了浓厚的兴趣来提高它们的装置的密度。通常，移动装置并不使用磁盘驱动器，而是支持使用基于半导体的非易失性存储装置。然而，在历史上，半导体存储装置并不具有与磁盘驱动器相同的存储密度。

为了使半导体存储器的存储密度更接近于或者超过磁盘驱动器，非易失性存储器装置制造商正在开发三维存储器技术。在三维存储器技术的情况下，单独的存储单元在存储装置内被垂直地堆叠在另一个的顶部上。三维存储器装置可以因此以小得多的封装、成本和功耗包络来为移动装置提供像磁盘驱动器的存储密度。然而，三维存储器装置的制造提出了新的制造技术挑战。

附图说明

结合下面的附图，由下面详细的描述可以获得对本发明的更好理解，其中：

图1示出了存储单元堆栈的晶体管级设计（现有技术）；

图2a和2b示出了现有技术的字线结构；

图3a到3g示出了用来支持改进的字线结构的结构的实施例；

图4a到4f示出了制造图3a和3b的改进的字线结构的方法；

图5示出了形成改进的字线结构的一套方法；

图6示出了计算系统。

具体实施方式

图1示出了针对三维NAND FLASH存储器的存储单元区域的电路示意图。如在图1中观察到的，电路包括耦合在选择栅源晶体管102和选择栅漏晶体管103之间的NAND FLASH存储单元的堆栈101。选择栅源晶体管102被耦合至源线104。存储单元的堆栈101可以被实现为FLASH晶体管的三维堆栈，所述FLASH晶体管连同选择栅源晶体管102和选择栅漏晶体管103一起以及帮助实现例如存储单元、读出放大器、行解码器、地址解码器等的NAND功能的其他晶体管器件（未示出）在半导体芯片上被单片集成为三维存储阵列。

图2a示出了三维NAND结构的简单侧视图。如在图2a中可以看到的，多列单独的存储单元201被封装进单个存储单元阵列结构200中。为了简单起见，在存储单元阵列200内沿着x轴只示出了两列存储单元。在典型的实施例中，存储单元阵列200包括沿着阵列结构的特定轴的多于两列（4、8、16等）。另外，再次为了便于绘图，在堆叠的存储单元的列内观察到只有七个存储单元。如在图2a中观察到的，每个存储单元被耦合至它自己的字线布线层202。为了将每个字线层连接到它的对应的存储单元和在字线布线层202上驱动适当的字线信号的对应的字线晶体管204两者，形成了楼梯结构，其中存储单元阵列中的每个下一个垂直更高的存储单元对应于楼梯中下一个更高的台阶。在这里，利用布置在电介质材料的更低层203上的字线布线导电层202（例如由金属或掺杂的多晶硅组成的）来实现楼梯中的每个台阶。

利用第一字线通路205和上部字线布线206a以及第二字线通路206b的串联来实现字线布线层202中的特定一个到它的特定字线驱动晶体管的连接。第二字线通路206b通过布线206c最终接触到字线驱动晶体管204，所述字线驱动晶体管204驻留在楼梯结构下方，所述布线206c被连接到第二字线通路206b并且在楼梯结构下方延伸。