[发明专利]用于将比原生支持的数据宽度更宽的数据原子地存储到存储器的处理器、方法、系统和指令

说明书

处理器包括对应于给定逻辑处理器的数据寄存器的最宽集合。最宽集合的数据寄存器的每个具有以位计的第一宽度。对应于给定逻辑处理器的解码单元要解码指定最宽集合的数据寄存器的指令，并且要解码原子存储到存储器指令。原子存储到存储器指令要指示要具有以位计的第二宽度的数据，所述以位计的第二宽度比以位计的第一宽度更宽。原子存储到存储器指令要指示与存储器位置关联的存储器地址信息。执行单元与解码单元耦合。执行单元响应于原子存储到存储器指令，要将指示的数据原子地存储到存储器位置。

技术领域

本文描述的实施例一般涉及处理器。具体地，本文描述的实施例一般涉及保证处理器中的存储原子性。

背景技术

许多处理器具有单指令多数据（SIMD）架构。在SIMD架构中，打包数据指令、矢量指令或SIMD指令可以同时或并行地在多个数据元素或多个数据元素对上进行操作。处理器可以具有响应于打包数据指令的并行执行硬件，以同时或并行地执行多个操作。

可以将多个数据元素打包在一个寄存器内作为打包数据或矢量数据。在打包数据中，其它存储位置或寄存器的位可以逻辑地划分成数据元素序列。例如，128位宽打包数据寄存器可以具有两个64位宽数据元素、四个32位数据元素、八个16位数据元素或十六个8位数据元素。数据元素的每个可以表示单独的独立数据片（例如，像素颜色、复数的分量等），可以单独地和/或独立于其余的数据元素来对其操作。

附图说明

通过参考用于示出实施例的以下描述和附图，可以最好地理解本发明。在附图中：

图1是处理器的实施例的框图，所述处理器操作以执行原子存储到存储器指令的实施例以将比原生支持的数据宽度更宽的数据原子地存储到存储器。

图2是执行原子存储到存储器指令的实施例以将比原生支持的数据宽度更宽的数据原子地存储到存储器的方法的实施例的框流程图。

图3是处理器的另一实施例的框图，所述处理器操作以执行原子存储到存储器指令的实施例以将比原生支持的数据宽度更宽的数据原子地存储到存储器。

图4是执行原子存储到存储器指令的示例实施例的方法的更详细示例实施例的框流程图。

图5是具有执行单元的第一详细示例实施例的逻辑处理器的实施例的框图，所述执行单元包括分级缓冲器和写组合缓冲器。

图6是具有执行单元的更特定的第二详细示例实施例的逻辑处理器的实施例的框图，所述执行单元包括分级缓冲器和写组合缓冲器。

图7A是示出有序流水线的实施例和寄存器重命名乱序发布（issue）/执行流水线的实施例的框图。

图7B是包括耦合到执行引擎单元并且两者均耦合到存储器单元的前端单元的处理器核的实施例的框图。

图8A是单个处理器核连同其到管芯上互连网络的连接并且连同其2级（L2）高速缓冲存储器的本地子集的实施例的框图。

图8B是图8A的处理器核的部分的扩充视图的实施例的框图。

图9是可具有多于一个核、可具有集成存储器控制器并且可具有集成图形的处理器的实施例的框图。

图10是计算机架构的第一实施例的框图。

图11是计算机架构的第二实施例的框图。

图12是计算机架构的第三实施例的框图。

图13是片上系统架构的实施例的框图。

图14是根据本发明的实施例的、使用软件指令转换器来将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式