[发明专利]在基于中央处理单元(CPU)的系统中使用多个末级高速缓冲存储器(LLC)线提供存储器带宽压缩

说明书

本发明揭示在基于中央处理单元CPU的系统中使用多个末级高速缓冲存储器LLC线提供存储器带宽压缩。在一些方面中，一种经压缩存储器控制器CMC提供包括多个LLC线的LLC，每一LLC线提供大小与系统高速缓冲存储器线相同的多个副线。存储在单一LLC线内的所述(多个)系统高速缓冲存储器线的内容被压缩且存储在对应于所述LLC线的存储器副线区内的系统存储器中。主表存储指示如何通过存储用于每一LLC线内的每一副线的偏移值及长度值而将用于LLC线的经压缩数据存储在系统存储器中的信息。通过将多个系统高速缓冲存储器线压缩在一起且将经压缩数据存储在通常分配到多个未经压缩系统线的空间中，所述CMC使压缩大小能够小于所述系统存储器的存储器读取/写入粒度。

优先权申请

本申请案主张2016年3月31日申请且名为“在基于中央处理单元(CPU)的系统中使用多个末级高速缓冲存储器(LLC)线提供存储器带宽压缩(PROVIDING MEMORY BANDWIDTHCOMPRESSION USING MULTIPLE LAST-LEVEL CACHE(LLC)LINES IN A CENTRAL PROCESSINGUNIT(CPU)-BASED SYSTEM)”的美国专利申请案第15/086,817号的优先权，所述美国专利申请案的全文以引用的方式并入本文中。

技术领域

本发明的科技大体上涉及计算机存储器系统，且尤其涉及用于提供具有到存储器的存储器存取接口的中央处理单元(CPU)的计算机存储器系统中的存储器控制器。

背景技术

微处理器执行用于各种各样的应用的计算任务。典型的微处理器应用包含执行软件指令的一或多个中央处理单元(CPU)。软件指令可指示CPU从存储器中的位置提取数据，使用经提取数据来执行一或多个CPU操作，且产生结果。接着可将结果存储在存储器中。作为非限制性实例，此存储器可以是在CPU本地的高速缓冲存储器、在CPU块中的CPU之间的共享本地高速缓冲存储器、在多个CPU块之间的共享高速缓冲存储器，或微处理器的主存储器。

在这点上，图1是包含基于CPU的系统102的示范性片上系统(SoC)100的示意图。在此实例中，基于CPU的系统102包含多个CPU块104(0)到104(N)，其中“N”等于所要CPU块104(0)到104(N)的任何数目。在图1的实例中，CPU块104(0)到104(N)中的每一者含有两(2)个CPU 106(0)、106(1)。CPU块104(0)到104(N)分别进一步含有共享2级(L2)高速缓冲存储器108(0)到108(N)。还提供系统高速缓冲存储器110(例如，3级(L3)高速缓冲存储器)以用于存储由CPU块104(0)到104(N)中的每一者中的任一者使用或在CPU块104(0)到104(N)中的每一者之间共享的经高速缓冲存储数据。提供内部系统总线112以使CPU块104(0)到104(N)中的每一者能够存取系统高速缓冲存储器110以及其它共享资源。由CPU块104(0)到104(N)经由内部系统总线112而存取的其它共享资源可包含用于存取主外部存储器(例如，作为非限制性实例，双速率动态随机存取存储器(DRAM)(DDR))的存储器控制器114、外围设备116、其它存储装置118、快速外围组件互连(PCI)(PCI-e)接口120、直接存储器存取(DMA)控制器122，及/或集成存储器控制器(IMC)124。

随着在图1中的基于CPU的系统102中执行的基于CPU的应用程序的复杂度及性能增加，对存储器带宽的限制可对基于CPU的系统102强加约束。如果对外部存储器的存取达到存储器带宽极限，那么基于CPU的系统102的存储器控制器114可被强制将存储器存取请求排队。存储器存取请求的此类排队可增加存储器存取的时延，这又可减低基于CPU的系统102的性能。