[发明专利]数字分数分频倍增的注入锁定振荡器

权利要求书

1.一种时钟发生器电路，其特征在于，所述时钟发生器电路包括：

分数参考发生器，所述分数参考发生器被配置为响应于基准参考时钟和相位误差信号生成参考时钟，所述参考时钟的频率是所述基准参考时钟的频率的有理数倍；

数控延迟线DCDL，所述DCDL被配置为基于第一控制代码延迟所述参考时钟；

脉冲发生器，所述脉冲发生器被配置为基于所述延迟的参考时钟生成脉冲；

数控振荡器DCO，所述DCO包括注入输入，所述注入输入被耦接到所述脉冲发生器以接收所述脉冲，所述DCO被配置为基于所述脉冲和第二控制代码生成输出时钟；

相位检测器，所述相位检测器被配置为比较所述输出时钟的相位和所述参考时钟的相位并生成所述相位误差信号；以及

控制电路，所述控制电路被配置为基于所述相位误差信号生成所述第一控制代码和所述第二控制代码。

2.根据权利要求1所述的时钟发生器电路，其特征在于，所述控制电路还被配置为控制所述脉冲发生器以一门控率周期性地门控所述脉冲。

3.根据权利要求1所述的时钟发生器电路，其特征在于，所述DCDL是第一DCDL，并且所述分数参考发生器包括：

至少一个delta-sigma调制器，所述至少一个delta-sigma调制器被配置为基于第三控制代码生成至少一个控制信号；

第二DCDL，所述第二DCDL被配置为延迟所述基准参考时钟以生成所述参考时钟；以及

校准电路，所述校准电路被配置为基于所述至少一个控制信号和所述相位误差信号调整所述第二DCDL的延迟。

4.根据权利要求1所述的时钟发生器电路，其特征在于，所述有理数倍是非整数倍。

5.根据权利要求1所述的时钟发生器电路，其特征在于，所述控制电路包括：

第一数字累加器，所述第一数字累加器被配置为基于所述相位误差信号生成所述第一控制代码；以及

第二数字累加器，所述第二数字累加器被配置为基于所述相位误差信号生成所述第二控制代码。

6.根据权利要求5所述的时钟发生器电路，其特征在于，所述控制电路还包括：

门控电路，所述门控电路被配置为生成门控信号，所述门控信号被耦接到所述脉冲发生器；以及

解复用器，所述解复用器被配置为基于所述门控信号选择性地将所述相位误差信号耦接到所述第一数字累加器或所述第二数字累加器。

7.根据权利要求1所述的时钟发生器电路，其特征在于，所述时钟发生器电路还包括：

复用器，所述复用器被配置为基于选择信号选择外部参考时钟或内部参考时钟作为所述基准参考时钟。

8.一种生成输出时钟的方法，其特征在于，所述方法包括：

响应于基准参考时钟和相位误差信号生成参考时钟，所述参考时钟的频率是所述基准参考时钟的频率的有理数倍；

基于第一控制代码延迟所述参考时钟；

基于所述延迟的参考时钟生成脉冲；

基于第二控制代码和所述脉冲生成所述输出时钟；

比较所述输出时钟的相位和所述参考时钟的相位并生成所述相位误差信号；以及

基于所述相位误差信号生成所述第一控制代码和所述第二控制代码。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

以一门控率周期性地门控所述脉冲。

10.根据权利要求8所述的方法，其特征在于，生成所述参考时钟的步骤包括：

基于第三控制代码使用至少一个delta-sigma调制器生成至少一个控制信号；

延迟所述基准参考时钟以生成所述参考时钟；以及

基于所述至少一个控制信号和所述相位误差信号调整第二DCDL的延迟。