[发明专利]数字分数分频倍增的注入锁定振荡器

说明书

示例时钟发生器电路包括分数参考发生器(202)，分数参考发生器(202)被配置为响应于基准参考时钟和相位误差信号生成参考时钟，参考时钟的频率是基准时钟频率的有理数倍。时钟发生器电路包括数控延迟线DCDL(308)以及脉冲发生器(206)，DCDL(308)基于第一控制代码延迟参考时钟，脉冲发生器(206)被配置为基于延迟的参考时钟生成脉冲。时钟发生器电路包括数控振荡器DCO(208)，DCO(208)被配置为基于第二控制代码生成输出时钟并包括被耦接到脉冲发生器的注入输入以接收脉冲。时钟发生器电路包括相位检测器(316)和控制电路，相位检测器被配置为比较输出时钟和参考时钟并生成相位误差信号，控制电路被配置为基于相位误差信号生成第一和第二控制代码。

技术领域

本申请的实施例总体涉及电子电路，并且具体地，涉及数字分数分频倍增的注入锁定振荡器。

背景技术

分数分频（fractional-N）时钟发生器是有线和无线系统的必要组成部分。为了获得可接受的噪声性能，可以使用基于电感电容（LC）的分数分频锁相环（PLL）来生成分数时钟。然而，基于LC的分数PLL在集成电路（IC）内会消耗很大的实施区域。因此，基于LC的分数PLL不适合深亚微米IC。另一方面，相对于基于LC的分数PLL，基于环形压控振荡器（VCO）的分数PLL消耗较少的实施区域，但具有较差的噪声性能。因此，希望提供一种既节省实施区域又能显示出可接受的噪声性能的分数分频振荡器电路。

发明内容

本申请描述了用于提供数字分数分频倍增注入锁定振荡器的技术。在示例中，时钟发生器电路包括分数参考发生器，所述分数参考发生器被配置为响应于基准参考时钟和相位误差信号生成参考时钟，所述参考时钟的频率是基准时钟频率的有理数倍数。所述时钟发生器电路还包括数控延迟线（DCDL），所述DCDL被配置为基于第一控制代码延迟所述参考时钟。所述时钟发生器电路还包括脉冲发生器，所述脉冲发生器被配置为基于所述延迟的参考时钟生成脉冲。所述时钟发生器电路还包括数控振荡器（DCO），所述DCO包括被耦接到脉冲发生器以接收脉冲的注入输入，所述DCO被配置为基于所述脉冲和第二控制代码生成输出时钟。所述时钟发生器电路还包括相位检测器，所述相位检测器被配置为比较所述输出时钟的相位和所述参考时钟的相位并生成所述相位误差信号。时钟发生器电路还包括控制电路，所述控制电路被配置为基于所述相位误差信号生成所述第一控制代码和所述第二控制代码。

在另一示例中，所述时钟发生器电路包括分数参考发生器，其具有第一输入、第二输入、第三输入以及输出，其中所述分数参考发生器的第一输入被配置为接收基准参考时钟，所述分数参考发生器的第二输入被配置为接收频率控制代码，所述分数参考发生器的输出被配置为提供参考时钟。时钟发生器电路还包括数控延迟线（DCDL），所述DCDL具有第一输入、第二输入和输出，所述DCDL的第一输入被耦接到分数参考发生器的输出。时钟发生器电路还包括脉冲发生器，其具有第一输入、第二输入和输出，所述脉冲发生器的第一输入被耦接到DCDL的输出。时钟发生器电路还包括数控振荡器（DCO），其具有第一输入、第二输入以及输出，其中DCO的第一输入被耦接到脉冲发生器的输出，DCO的输出被配置为提供输出时钟。时钟发生器电路还包括相位检测器，其具有被耦接到DCO的输出的第一输入、被耦接到分数参考发生器的输出的第二输入以及被耦接到参考频率发生器的第三输入的输出。时钟发生器电路还包括控制电路，其具有被耦接到相位检测器的输出的第一输入、被耦接到DCDL的第二输入的第一输出、被耦接到脉冲发生器的第二输入的第二输出以及被耦接到DCO的第二输入的第三输出。

在另一示例中，生成输出时钟的方法包括响应于基准参考时钟和相位误差生成参考时钟，其中参考时钟的频率是基准参考时钟的频率的有理数倍数。该方法还包括基于第一控制代码延迟参考时钟。该方法还包括基于延迟的参考时钟生成脉冲。该方法还包括基于第二控制代码和脉冲生成输出时钟。该方法还包括比较输出时钟的相位和参考时钟的相位并生成相位误差信号。该方法还包括基于相位误差信号生成第一控制代码和第二控制代码。

参考下文详细的描述可以理解这些和其他的方面。

附图说明