[发明专利]减少行激活电路功率和外围泄漏的DRAM架构以及相关方法

权利要求书

1.一种半导体设备(60)，包括：

多个存储器单元(61)；

外围电路(62)，耦合到所述多个存储器单元并且包括多个低阈值电压Vt晶体管和多个高Vt晶体管，所述多个低阈值电压Vt晶体管被配置为在第一操作模式期间提供高速操作，所述多个高Vt晶体管被配置为头部以在第二操作模式期间减少低Vt晶体管的泄漏，所述高Vt晶体管和低Vt晶体管各自包括超晶格(25,25’)，所述超晶格包括多个堆叠的层组(45a-45n,45a’-45n’)，每个层组包括多个堆叠的基础半导体单层(46,46’)和在所述多个堆叠的基础半导体单层(46,46’)上的至少一个非半导体单层(50,50’)，所述多个堆叠的基础半导体单层限定基础半导体部分(46a-46n,46a’-46n’)，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内；

第一功率切换设备(63)，被配置为在所述第一操作模式期间将至少一个外围电路耦合到第一电压电源；以及

第二功率切换设备(64)，被配置为在所述第二操作模式期间将至少一个外围电路耦合到低于所述第一电压电源的第二电压电源；

其中高Vt晶体管被配置为头部，所述头部各自包括：耦合到高电平外部电源(Vdd,Vddl)的第一端子、向所述外围电路提供虚拟高电平电源(Vddsw)的第二端子、以及耦合到待机模式选择信号(SB)或互补待机模式选择信号(SB_)中任一个的栅极端子。

2.如权利要求1所述的半导体设备，其中第一操作模式包括激活模式，并且其中第二操作模式包括待机模式。

3.如权利要求1所述的半导体设备，其中所述外围电路包括感测放大器(400)。

4.如权利要求1所述的半导体设备，其中所述外围电路包括主字线解码器MWD电路(140)。

5.如权利要求4所述的半导体设备，其中所述外围电路还包括耦合到所述MWD电路的字线预解码器电路(130)。

6.如权利要求4所述的半导体设备，其中所述外围电路包括地址解码器电路(200)。

7.如权利要求1所述的半导体设备，其中所述外围电路包括至少一个晶体管，所述至少一个晶体管包括源极和漏极，并且其中所述超晶格限定在所述源极和所述漏极之间的沟道。

8.如权利要求1所述的半导体设备，其中每个基础半导体部分包括硅。

9.如权利要求1所述的半导体设备，其中每个基础半导体部分包括锗。

10.如权利要求1所述的半导体设备，其中所述至少一个非半导体单层包括选自由氧、氮、氟和碳氧构成的组的非半导体。

11.如权利要求1所述的半导体设备，其中来自每个超晶格的相对的基础半导体部分的至少一些半导体原子通过其间的非半导体层化学键合在一起。