[发明专利]减少行激活电路功率和外围泄漏的DRAM架构以及相关方法

说明书

半导体设备可以包括多个存储器单元，以及耦合到多个存储器单元并且包括超晶格的至少一个外围电路。超晶格可以包括多个堆叠的层组，每个组层包括多个堆叠的基础半导体单层，所述多个堆叠的基础半导体单层限定基础半导体部分和在所述基础半导体部分上的至少一个非半导体单层，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内。所述半导体设备还可以包括：第一功率切换设备，被配置为在第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及第二功率切换设备，被配置为在第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。

技术领域

本公开一般涉及半导体设备，并且更具体地，涉及半导体存储器设备以及相关方法。

背景技术

DRAM(动态随机存取存储器)设备的一个重要要求是能够以最小的功耗在非激活状态中保持数据。这种功耗来自需要刷新存储在存储器的选定部分中的位单元中的数据，以及其余外围中的泄漏。该规范被称为IDD6。这直接影响智能手机、笔记本电脑等电池充电的可用时间。DRAM设备的另一个重要参数是延迟。延迟是选择存储器设备内的随机位置和所选数据到达输出之间的延迟。

一个特别有利的存储器设备在Kreps等人的美国专利No.7,659,539中进行了阐述，该专利被转让给本受让人，并且在此通过引用以其全部并入本文。该专利公开了如下的半导体设备，该半导体设备包括半导体基板和至少一个非易失性存储器单元。所述至少一个存储器单元可以包括间隔开的源极区和漏极区，以及超晶格沟道，所述超晶格沟道包括在源极区和漏极区之间的半导体基板上的多个堆叠的层组。超晶格沟道的每个层组可包括多个堆叠的基础半导体单层，所述多个堆叠的基础半导体单层在所述每个层组上限定基础半导体部分和能带修改层，每个层组可以包括约束在相邻基础半导体部分的晶格内的至少一个非半导体单层。浮栅可以与超晶格沟道相邻，并且控制栅极可以与第二栅极绝缘层相邻。

尽管存在这些设备的优点，但在某些应用中可能需要存储器技术的进一步发展，诸如在需要降低功耗和延迟的情况下。

发明内容

半导体设备可以包括多个存储器单元，以及耦合到多个存储器单元并且包括超晶格的至少一个外围电路。超晶格可以包括多个堆叠的层组，每个组层包括多个堆叠的基础半导体单层，所述多个堆叠的基础半导体单层限定基础半导体部分和在所述基础半导体部分上的至少一个非半导体单层，所述至少一个非半导体单层被约束在相邻的基础半导体部分的晶格内。所述半导体设备还可以包括：第一功率切换设备，被配置为在第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及第二功率切换设备，被配置为在第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。

更具体地，在示例实施例中，第一操作模式可以包括激活模式，第二操作模式可以包括待机模式。举例来说，所述至少一个外围电路可以包括感测放大器。根据另一示例，所述至少一个外围电路可以包括主字线解码器(MWD)电路，以及耦合到MWD电路的字线预解码器电路。另外，在另一示例实现中，所述至少一个外围电路可以包括地址解码器电路。此外，所述至少一个外围电路可以包括具有源极和漏极的至少一个晶体管，并且超晶格可以限定在源极和漏极之间的沟道。

此外，每个基础半导体部分可以包括例如硅、锗等。同样作为示例，所述至少一个非半导体单层可以包括选自由氧、氮、氟和碳氧构成的组的非半导体。另外，来自每个超晶格层的相对的基础半导体部分的至少一些半导体原子可以通过其间的非半导体层化学键合在一起。

还提供了一种制造半导体设备的相关方法。该方法可以包括形成多个存储器单元，以及形成如上面简要讨论的耦合到所述多个存储器单元并且包括超晶格的至少一个外围电路。该方法还可以包括：形成第一功率切换设备，所述第一功率切换设备被配置为在所述第一操作模式期间将所述至少一个外围电路耦合到第一电压电源；以及形成第二功率切换设备，所述第二功率切换设备被配置为在所述第二操作模式期间将所述至少一个外围电路耦合到低于所述第一电压电源的第二电压电源。

附图说明