[发明专利]调准夹具、调准方法及转移粘接方法

说明书

提供具备多个能够收纳片状体(CP)的收纳部(101)的调准夹具(100)，该调准夹具(100)的特征在于，收纳部(101)的收纳角部(103)形成为，在使片状体(CP)分别收纳于多个收纳部(101)而使片状体(CP)与收纳部(101)的壁部(102)抵接时，片状体(CP)的片状体角部不与收纳角部(103)接触。

技术领域

本发明涉及调准夹具、调准方法及转移粘接方法。

背景技术

以往，在半导体制造工序中，进行的是将半导体晶圆(以下，有时简称为晶圆)切断成规定的形状、及规定的尺寸而单片化成多个半导体芯片(以下，有时简称为芯片)，将经单片化的各芯片的相互间隔扩大后搭载于引线框架或基板等被搭载物上。

另外，近年来，电子设备的小型化、轻量化、及高功能化不断发展。对于电子设备所搭载的半导体装置也谋求小型化、薄型化、及高密度化。半导体芯片有时装配到与半导体芯片的尺寸相近的封装体。这种封装有时也称为芯片级封装(Chip Scale Package；CSP)。作为制造CSP的工艺之一，可举出晶圆级封装(Wafer Level Package；WLP)。在WLP中，通过切割将封装体单片化前，在芯片电路形成面形成外部电极等，最终将包含芯片的封装晶圆切割而单片化。作为WLP，可举出扇入(Fan－In)型和扇出(Fan－Out)型。在扇出型的WLP(以下，有时简称为FO－WLP)中，将半导体芯片以成为比芯片尺寸大的区域的方式由密封部件覆盖而形成半导体芯片密封体，不仅在半导体芯片的电路面，还在密封部件的表面区域形成再配线层及外部电极。

例如，专利文献1中记载了包括如下工序的半导体封装体的制造方法：将自半导体晶圆单片化而成的多个半导体芯片残留其电路形成面，使用封胶部件环绕而形成扩张晶圆；在半导体芯片外的区域使再配线图案延伸而形成再配线图案。在专利文献1所记载的制造方法中，在由封胶部件围绕经单片化的多个半导体芯片前，贴换成扩展用的贴片胶带，将贴片胶带延展而使多个半导体芯片之间的距离扩大。

作为将芯片(片状体)的相互间隔扩大的分离方法，已知有如下方法：使支承经由薄膜(粘接片)与框架一体化的晶圆(板状部件)的框架支承部单元(支承单元)、和薄膜面支承机构(分离台)相对移动(例如，参照专利文献2)。这种将芯片的相互间隔扩大的方法中，对粘接片施加例如+X轴方向、－X轴方向、+Y轴方向、及－Y轴方向这四个方向的张力，例如，通过检测单元检测位于最外周的芯片抵达规定的位置，扩大间隔的动作完成。

现有技术文献

专利文献

专利文献1：国际公开第2010/058646号

专利文献2：(日本)特开2012－204747号公报

发明内容

发明所要解决的课题

如专利文献2所记载的现有的方法中，除上述四个方向以外，还在其合成方向、即+X轴方向和+Y轴方向的合成方向、+X轴方向和－Y轴方向的合成方向、－X轴方向和+Y轴方向的合成方向、以及－X轴方向和－Y轴方向的合成方向上对粘接片施加张力。其结果，在内侧的芯片的间隔和外侧的芯片的间隔上产生差异。

但是，这种间隔的差异极小，故而，各芯片被均等地扩开间隔，以经计算导出的位置(以下，有时称为理论上的位置)为基准，通过搬送装置、及拾片装置等搬送单元被搬送，搭载于被搭载物上而形成制造物。其结果，发生该制造物的芯片和被搭载物的相对位置关系微妙偏移的情况，并产生如下不良：打线的连接位置发生偏移、或芯片和被搭载物的端子彼此的位置发生偏移，以致无法使其导通，使该制造物的成品率下降。

需要说明的是，这样的课题不仅与半导体装置的制造有关，例如，在精密机械部件、及微细的装饰品等中也会发生。