[发明专利]碳化硅半导体装置及其制造方法

说明书

关于框状部(32)及p型保护环(21)中的单元部侧与其他部分相比间隔窄，将使间隔变窄的部分设为点线部(211、322)。这样，使框状部(32)及p型保护环(21)中的单元部侧的间隔变窄，从而将单元部侧的电场集中缓和，使得等电位线更朝向外周侧。此外，通过设置点线部(211、322)，在单元部、连接部及保护环部，减少每单位面积的沟槽的形成面积的差，使形成在单元部、连接部及保护环部之上的p型层的厚度均匀化。由此，当将p型层进行回蚀时，能够抑制p型层作为残渣残留在保护环部。

相关申请的相互参照

本申请基于2016年7月5日提出的日本专利申请第2016－133674号，在此引用其全部内容。

技术领域

本公开涉及具有深(deep)层及保护环层的碳化硅(以下称作SiC)半导体装置及其制造方法。

背景技术

以往，SiC作为能得到高的电场破坏强度的功率器件的原材料而受到关注。作为SiC的功率器件，提出了例如MOSFET及肖特基二极管等(例如，参照专利文献1)。

在SiC的功率器件中，具备：单元部，形成有MOSFET及肖特基二极管等的功率元件；和保护环部，将单元部的周围包围。在单元部与保护环部之间，设置有用来将它们之间连接的连接部。并且，在包括保护环部在内的外周区域中，通过将半导体基板的表面做成凹陷的凹部，从而在基板的厚度方向上单元部及连接部成为以岛状突出的高台(mesa)部。

现有技术文献

专利文献

专利文献1：日本特开2011－101036号公报

发明内容

在如上述那样在单元部与保护环部之间具备连接部、并且在包括保护环部在内的外周区域中形成凹部、使单元部及连接部成为以岛状突出的高台(mesa)部的情况下，确认了有可能不能得到作为功率器件所要求的耐压。

本公开的目的是提供一种具备能够确保耐压的功率元件的SiC半导体装置及其制造方法。

在本公开的一技术方案的SiC半导体装置中，在具有第1或第2导电型的基板，以及形成在基板的表面侧且与基板相比为低杂质浓度的第1导电型的漂移层的结构中，除了单元部以外，还形成有包括将该单元部的外周包围的保护环部及位于保护环部与单元部之间的连接部在内的外周部。单元部或单元部及连接部，具备第2导电型层，所述第2导电型层配置在以条纹状形成在漂移层上的多个线状的第1沟槽内，由第2导电型的外延膜构成。此外，在单元部，具备纵型的半导体元件，所述纵型的半导体元件具备与第2导电型层电连接的第1电极、和形成在基板的背面侧的第2电极，该纵型的半导体元件使电流流到第1电极与第2电极之间。在保护环部或保护环部及连接部，具备第2导电型环，所述第2导电型环配置在由漂移层的表面形成且将单元部包围的多个呈框形状的第2沟槽内，由第2导电型的外延膜构成。并且，第2导电型环中的位于外周侧的至少一部分被作为保护环部中所具备的保护环，并且该保护环中的至少一部分被作为呈线状的环部，在第2导电型环中的比环部靠内侧，具备该第2导电型环由点线状构成的多条点线部，并且使该点线部彼此的间隔比环部彼此的间隔窄。

根据这样的结构，在点环部及环部，能够使每单位面积的沟槽的形成面积的差变小。因此，当形成第2导电型层时，进入到每单位面积的沟槽内的第2导电型层的量的差也变小。由此，能够使形成在单元部及外周部之上的第2导电型层的厚度均匀化。因而，当将第2导电型层进行回蚀(etch back)时，能够抑制第2导电型层在保护环部作为残渣残留。由此，能够做成具备能够确保耐压的半导体元件的SiC半导体装置。

附图说明

图1是示意地表示有关第1实施方式的SiC半导体装置的上表面布局的图。

图2是图1的II－II剖视图。

图3A是表示有关第1实施方式的SiC半导体装置的制造工序的剖视图。