[发明专利]混合存储器模块

权利要求书

1.一种存储器模块，包括：

排，包括动态随机存取存储器组件-DRAM组件，其中所述DRAM组件中的每一个DRAM组件具有DRAM数据宽度，并且所述排具有为所述DRAM数据宽度的和的排宽度；

非易失性存储器组件，具有小于所述排宽度的非易失性数据宽度，所述非易失性存储器组件存储非易失性高速缓存行；以及

模块控制器，被耦合到所述DRAM组件和所述非易失性存储器组件，所述模块控制器将来自所述非易失性存储器组件的所述非易失性高速缓存行跨所述DRAM组件分布，每个DRAM组件高速缓存每个分布的非易失性高速缓存行的子集。

2.根据权利要求1所述的存储器模块，还包括数据缓冲器组件，所述数据缓冲器组件被耦合到所述DRAM组件，以与所述非易失性存储器组件传送每个分布的非易失性高速缓存行的所述子集。

3.根据权利要求2所述的存储器模块，还包括模块连接器，所述模块连接器被耦合到所述数据缓冲器组件，所述模块连接器用于从所述存储器模块传送每个分布的非易失性高速缓存行的所述子集。

4.根据权利要求1所述的存储器模块，其中所述非易失性存储器组件是多个非易失性存储器组件中的一个非易失性存储器组件，所述模块还包括从所述模块控制器到所述非易失性存储器组件的多点数据总线。

5.根据权利要求1所述的存储器模块，还包括在所述模块控制器和所述DRAM组件之间的点对点链路的集合，所述点对点链路将所述分布的非易失性高速缓存行的所述子集传达到所述DRAM组件。

6.根据权利要求1所述的存储器模块，其中所述非易失性存储器组件将所述非易失性高速缓存行存储在具有非易失性页位的对应的非易失性高速缓存行地址处，所述模块控制器映射所述非易失性页位以在所述DRAM组件之间进行选择。

7.根据权利要求6所述的存储器模块，每个DRAM组件包括DRAM裸片，所述非易失性页位用于在所述DRAM裸片之间进行选择。

8.根据权利要求1所述的存储器模块，包括所述DRAM组件的所述排将所述非易失性高速缓存行高速缓存为DRAM高速缓存行，每个DRAM高速缓存行包括高速缓存标记位。

9.根据权利要求8所述的存储器模块，所述DRAM组件还将所述高速缓存标记位高速缓存在公共DRAM地址处。

10.根据权利要求9所述的存储器模块，其中所述公共DRAM地址包括标识跨所述DRAM组件而被分布的DRAM位置的DRAM高速缓存行地址。

11.根据权利要求9所述的存储器模块，其中所述高速缓存标记位表示第一高速缓存关联性的第一高速缓存标记，所述模块控制器在所述公共DRAM地址处维持第二关联性的第二高速缓存标记。

12.根据权利要求11所述的存储器模块，其中所述第一高速缓存标记是直接映射的高速缓存标记。

13.根据权利要求12所述的存储器模块，其中所述第二高速缓存标记是多设置高速缓存标记。

14.根据权利要求12所述的存储器模块，其中所述第一高速缓存表现出第一高速缓存延迟，并且第二高速缓存表现出大于所述第一高速缓存延迟的第二高速缓存延迟。

15.根据权利要求1所述的存储器模块，所述非易失性高速缓存行使用具有非易失性行位和非易失性器件位的非易失性高速缓存行地址而被指定，所述DRAM组件共同地存储使用具有DRAM行位和DRAM器件位的DRAM高速缓存行地址而被指定的DRAM地址行；所述模块控制器包括地址映射逻辑，用于将所述非易失性行位映射到所述DRAM器件位。