[发明专利]混合存储器模块

说明书

存储器模块包括相对快速且持久的动态随机存取存储器(DRAM)的高速缓存，用于服务于更大量的相对慢和磨损敏感的非易失性存储器。本地控制器管理DRAM高速缓存和非易失性存储器之间的通信，以适应不同的存取粒度，减少必要数目的存储器事务，并最小化非易失性存储器组件外部的数据流。

技术领域

所公开的实施例总体上涉及存储器系统、组件和方法。

附图说明

在附图的图中，通过示例而非限制的方式示出了详细描述，并且其中类似的附图标记指代类似的元件，并且在附图中：

图1A描绘了存储器系统100，其中母板105支持存储器控制器110，存储器控制器110经由20对半字节宽(4位或x4)主数据端口DQu/DQv和两个主命令和地址(CA)端口DC AO和DCA1与两个存储器模块115通信。

图1B描绘了图1A的存储器系统100，但是包括粗体虚线箭头以示出64B高速缓存行数据如何从使用粗体边界突出显示的单个闪存组件130F分布到一排十个类似地突出显示的DRAM组件130D。

图2描绘了根据一个实施例的图1A和1B的存储器切片125[4]。

图3以强调低阶模块半部115(0)的功能的方式描绘了图1的存储器系统100。

图4示出了根据一个实施例的图3的闪存空间335中的64B高速缓存行如何映射到DRAM存储器空间330中的64B高速缓存行。

图5是示出对模块半部115(0)的读存取的流程图500，并且参考图3中引入的信号和信号线。

图6是图示了根据一个实施例的直接高速缓存未命中/多设置高速缓存命中(MissD/HitM)的时序图。

图7是根据一个实施例的直接高速缓存未命中/多设置高速缓存未命中(MissD/MissM)的时序图。

图8是示出对模块半部115(0)的写存取的流程图800，并且参考图3中引入的信号和信号线。

图9描绘了根据一个实施例的单个闪存设备900和DRAM高速缓存905的相关部分。

图10描绘了地址映射1000的形式，其减少了模块控制器118(0)读取高速缓存行TagsDM以标识用于高速缓存回写操作的脏高速缓存行条目所需的时间。

图11描绘了根据一个实施例的闪存设备1100，其中模块控制器118(0)管理两个数据结构，每个数据结构同时通过闪存工作。

图12描绘了当慢速和快速页面阵列1105和1110各自相对于图11的示例在它们各自的方向上前进时的图11的闪存设备1100。

图13描绘了当慢速和快速页面阵列1105和1110各自相对于图12的示例前进时的图11和12的闪存设备1100。

图14描绘了当快速页面阵列1110被重组并且头部到慢速页面阵列1105的子范围1105H向后前进以填充快速页面阵列1110留下的间隙时的图11-13的闪存设备1100。

具体实施方式

存储器模块包括相对快速、耐用且昂贵的动态随机存取存储器(DRAM)的高速缓存，以服务于更大量的相对慢速、磨损敏感且廉价的闪存。存储器模块上的本地控制器管理DRAM高速缓存和闪存之间的通信，以适应不同的存取粒度，减少存储器事务的必要数目，并最小化闪存组件外部的数据流。因此，存储器模块将闪存的非易失性和降低的每位价格与DRAM的速度和耐用性相结合。